FPGA高速收发器设计原则 - FPGA/CPLD - 电子工程师俱乐部

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高速收发器(SERDES)的运用范围十分广泛， 包括通讯、计算机、工业和储存，以及必须在芯片与芯片/模块之间、或在背板/电缆上传输大量数据的系统。但普通高速收发器的并行总线设计已无法满足现在的要求。将收发器整合在FPGA中，成为解决这一问题的选择办法。

<strong>高速设计用FPGA</strong>

具备嵌入式数Gb收发器的低功耗FPGA架构，它能让设计人员利用高生产率的EDA工具提供实体层和逻辑层建构模块，研发出低成本的小型系统，使得设计师能够快速解决协议和速率的变化问题，以及为了提高性能和增加新功能时，必须进行设计修改所面临的重新编程问题，这些迫切需求的灵活性无法在 ASIC和ASSP方案中获得。FPGA提供了一种单芯片解决方案，克服了多芯片方案中的互通作业、布线和功率问题。FPGA中的收发器在克服讯号完整性问题的同时，也能工作在一系列不同的系统或协议环境中。

<strong>收发器选择考虑</strong>

收发器的选择对于要获得所需的功能设计而言相当关键。设计师必须在设计初期阶段就分析收发器的功能和性能，并融合频宽需求、协议、多媒体类型、 EMC和互通作业性所决定的设计准则指导选择。收发器的选择应该包括规格的符合性验证；针对抖动、噪音、衰减和不连续性等不利条件下的免疫能力或补偿能力；以及应用中的传输媒介的类型。根据目前多数组件存在的收发器错误纪录，不难发现将混合讯号收发器整合在数字电路FPGA中仅取得了有限的成功。因此，系统设计师在验证市场需求时要特别小心，要紧盯着制程、电压、温度、核心以及I/O端口，还有硅芯片生产能力等各方面的验证工作。

*估收发器发射性能的重要工具是眼图。这是建构在一系列分层PRBS周期上的发射机波形图量度。透过利用眼状模板，眼图可用来显示特定指针的符合性。如果波形没有侵占眼图模板的张开区，通常意味着它符合抖动、噪音和幅度指针。另外，为确保采用随机性较高的PRBS序列，并将在示波器上撷取的波形采样数量减到最少，以便它们不会被错误地表征较差的PRBS性能，需要一个非常谨慎的方案。

在决定生产制程时，收发器眼图性能更显重要。在选择正确组件时还有下述许多其它因素要考虑。

<strong>讯号完整性</strong>

对芯片内或芯片与模块间的通讯来说，无论通讯是透过背板、电缆还是同一电路板上的直接连接，具有嵌入式收发器的FPGA都是理想的选择。用串行收发器取代平行高速总线可简化系统设计。在速度高时，并行总线容易遭受干扰和串扰，使得布线相当复杂，有时甚至无法实现。而极具强韧性的串行收发器能简化布局设计，减少零组件和连接器数量，还能减少PCB层数。在具有相同的总线频宽时，串行接口的功耗也比并行端口小。

但收发器的更高数据率意味着非理想的传输线效应会使布线更加困难。人们普遍采用FR4板进行PCB设计，因为FR4的制造通常采用玻璃纤维和环氧材料，因此具有容易制造、阻燃、易钻孔、低成本等特点。遗憾的是，当数据率较高时，各层中的铜线会产生‘趋肤效应’，高频讯号掠过导体的表面，减少了传导区域，增加了讯号衰减。FPGA设计师通常对数Gb讯息信道中传送的讯号频率点了解较少，由于FR4介电材料本身对衰减的影响就极大，在只有几Gb的数据率上，衰减有可能超过20dB。为了克服这些问题，具有收发器的Stratix II GX FPGA包含了发射机和接收机内部的一些功能，可继续使用便宜的FR4 PCB材料。

<strong>预加重</strong>

在数Gb速率时，设计师无法简单地透过放大讯号解决讯号损失问题，因为这将增大功耗并引起眼图的闭合。眼图闭合可能是由发射缓冲的阻抗变坏所引起。在布局上或连接器中，反射能量的强度呈现出近端的不连续性。预加重透过加重任何讯号变化后的第一个数据符号来对发射讯号进行预失真处理，消除讯息信道中脉冲响应的前端过冲和后沿拖尾。

Stratix II GX收发器提供可程序的预加重功能，允许用户根据传输媒介和驱动能力，在3个抽头中选取每个抽头13级中的任意一级。最大的预加重为500%，这对张开 1.25m Molex GbX背板上速率为6.25Gbps的眼图来说已经足够。

<strong>接收机均衡</strong>

预加重是克服传输线损耗的有效方法，不过较高的驱动强度将产生电磁干扰(EMI)，并且会使系统容易遭受近场的串扰。张开接收机眼图的一种替代方案或互补方案是利用接收机均衡技术。在许多应用中利用均衡技术来克服损耗并实现误码性能改善是可能的。FPGA中的接收均衡透过在接收机端放大讯号中的高频分量来补偿传输损耗，而低频分量保持不变，这将有效地使讯息信道的s-21插入损耗曲线反转，使得总讯息信道的频率响应变得最平坦。均衡技术还可以与预加重技术一起使用，来补偿具有特殊挑战性的链路。

Stratix GX II收发器是完全可编程的，无论在设计或应用阶段，都能在系统工作过程中进行编程，并能与远距设备及在工作条件很差的环境下实现互通作业性。这使用户得以配置均衡器，使其在各种讯息信道长度上工作。最大的均衡水平是17dB，采用4级峰值放大器来实现。这确保了所配置的系统能实现组件速率高达 6.375Gbps条件下的最佳讯号完整性，而且还省去了极易传递误码、功耗大并基于DFE的外来接收机架构。

在设计背板时需考虑的重要因素是收发器的输出驱动能力，因为最佳讯号完整性设置会由于背板布局、背板插槽数量以及发射卡和接收卡的整体位置不同而变化。由于这种收发器优越的讯号完整性性能，使FPGA能以6.375Gbps的速率在具有连接器的52英寸FR4背板上工作。这种可编程能力和极具强韧性的设计加上低功耗特性，使FPGA可工作在最具挑战性的背板、电缆、芯片或模块以及数Gb互连设备中。

<strong>可编程驱动能力</strong>

某些传输线损耗可透过增强差分输出驱动器的驱动能力，以及在接收机里放大讯号电平来克服。Stratix II GX架构允许设计师在4mA~16mA范围内选择驱动能力。实际的Vod输出驱动电压电平取决于终端电阻值，对50Ω的传输线来说，标准阻值范围是 100Ω。

<strong>功率</strong>

在所有的高密度背板应用中，功率耗散都是一个主要问题。这些应用的空间有限，功耗和发热问题必须减到最小，以确保组件温度在没有风力冷却和电源供给情况下仍能保持在所要求的工作范围内。

为了降低收发器功耗，Stratix II GX采用了专利的PCNL输出缓冲器技术，该技术使90奈米的PMA(实体媒体连接)层的最大功耗较具备收发器的65奈米FPGA低20%。在40寸 FR4串行链路上，工作速率达3.1875Gbps时，每四分之一收发器(四个收发器中的一个)所需的功耗为每通道125mW，而工作速率达 6.375Gbps时的功耗则为每通道225mW。每四分之一收发器可由1~2个独立的频率源来驱动，并具有各自独立的频率分配器。频率和分频器的结合，能在每四分之一收发器中支持四个不同的数据率，这将大幅降低功耗。利用信道的基本配置能分别判断信道上的发射机或接收机，进一步节省Stratix II GX收发器的功率。

<strong>协议支持</strong>

先进的FPGA设计方法能大幅甚至彻底省去设计和验证FPGA与收发组件间数据信道所需的工作和时间。为了使收发器在满足特定协议标准时还能具有一定的余量，并能在*Mbps到6.375Gbps的数据速率范围内正常工作，Stratix II GX收发器经过了精心设计，可提供经验证的良好性能。支持的协议标准包括PCI Express、串行数字接口(SDI)、XAUI、Gigabit以太网络、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)、光纤信道，以及常用的6Gbps长距和短距电界面(CEI-6G-LR/SR)。FPGA基本协议模式能让架构师在全速率范围内建构任何符合当地需求或具有知识产权的协议。Stratix II GX系列能满足严格的SONET/SDH OC48/STM16光抖动标准，能整合FPGA的数字和协议功能，以及具备线路接口功能、背板功能、低功耗、低抖动、协议兼容的收发器。

<strong>来源同步和平行I/O支持</strong>

多数应用要求高速来源同步和并行接口提供数据平衡和管线作业。来源同步I/O(SSIO)是一种允许频率和数据被分别(即使用LVDS讯号)发送的FPGA界面。作为一种链路层接口，SSIO用于将数据从收发器传送到系统进行处理。来源同步I/O必须支持一个足够高的数据频宽，以确保能向收发器连续不断地提供数据。来源同步I/O部份包含动态相位对齐(DPA)电路，该电路将接收机频率讯号复制到变化的相位讯号中，并将最近的频率讯号与进来的数据对齐。DPA能够使来源同步接口支持更高的数据率，支持增强型数据信道开销，进一步提高数据率，并实现纠错、加密和线路编码。

SSTL和HSTL中具有大量可提供标准I/O连接的平行I/O，适合高性能内存接口、PCI接口等应用。具有收发器的FPGA面临的挑战是如何在具有平行I/O、SSIO和FPGA数字逻辑、且收发器所有埠在工作和被*估时可同时切换的验证标准一致性，以及抗噪音能力和强韧的抖动性能。

作者：未知 来源：互联网