2nm及以后的各种新型互连技术研发

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[paragraph]随着先进工艺一步步向高端迈进，芯片制造商持续在最新工艺节点的晶体管制造技术上取得进步，但互连技术似乎跟不上先进工艺的步伐。
芯片行业正在研究几种新的技术来解决互连瓶颈，其中许多解决方案仍处于研发阶段，估计在短期时间内不会出现——可能要等到2nm，2nm的上市时间预测在2023/2024年。此外，解决方案需要采用不同材料，以及采用新的昂贵工艺。在此之前，业界会继续解决先进芯片的一些问题，这些芯片由晶体管、接触孔和互连三部分组成。位于晶体管顶部的互连由微小的铜线组成，这些铜线将电信号从一个晶体管传输到另一个。如今的先进芯片的互连有10到15层，每层都包含一个复杂的铜布线方案，并使用微小的铜过孔连接。
此外，晶体管结构和互连通过一个中间层（MOL）连接。MOL层由一系列微小的接触孔结构组成。
在近10年前，先进芯片的问题开始在20nm和16nm/14nm的节点处越积越多。当时晶体管内部更加紧凑的铜互连，造成芯片中不必要的电阻电容（RC）延迟。简单地说，让电流通过这些细线变得越来越困难。随着时间的推移，芯片制造商已经能够将晶体管和互连缩小到最新的节点，即7nm/5nm。但在每个节点上，复杂的互连方案会导致其在芯片延迟的占比增加。
“随着晶体管尺寸的缩小，连接它们的金属线也必须在多层互连堆积的整体层高结构中进行，”LamResearch大学项目主管NerissaDraeger解释道。“随着一代又一代新节点的出现，这些局部互连变得越来越窄，越来越密，现有的铜互连面临着重大挑战。例如，进一步减小线宽或高度将会显著增加线的电阻。”
其中许多问题可以追溯到铜互连的制造。为此，芯片制造商在晶圆厂采用了所谓的铜双金属嵌套工艺。这是由IBM在20世纪90年代后期开发的。芯片制造商在大约25年前开始在220nm/180nm处植入双金属嵌套工艺，并从那时起一直在扩展这项技术。
芯片制造商将这项技术推广到更先进的节点，并计划将其扩展到3nm。不过，在3nm之后，RC延迟问题可能会变得更加棘手，因此业界极需要一个新的解决方案。
这个解决方案就是找到下一代的互联技术，这对芯片的扩展至关重要。但是，如果业界无法开发出下一代、高性价比的2nm以后的互连方案，我们今天所知的芯片微缩可能会逐渐停顿。
目前行业正在研发的是2nm及以后的各种新型互连技术。其中有：●混合金属化或预填充。这将不同的金属嵌套工艺与新材料相结合，以实现更小的互连和更少的延迟。
●半金属嵌套。这是一个更激进的方法，使用减法蚀刻，实现微小的互连。
●超级通孔、石墨烯互连和其他技术。这些都还处在研发中，因为行业仍在积极寻找铜的替代品。每项提议的研发技术都面临挑战。因此，行业正在做两手准备，并开发替代方法来开发新的系统级设计。先进封装是其中一种方法，预计它将继续获得牵引力，无论在什么节点。

▲BEOL（铜互连层）和FEOL（晶体管级）来源：维基百科
从铝到铜
在芯片制造工艺中，晶体管是在晶圆厂的晶圆上制造的。这一工艺是在生产线的前道进行的。而互连和MOL层，是在另一个单独的晶圆厂称为后道线（BEOL）制造的。
直到20世纪90年代，芯片都采用了基于铝材料的互连技术。但在上世纪90年代末，当先进芯片接近250nm时，铝无法承受器件中更高的电流密度而选择铜作为替代。
因此，从20世纪90年代末的220nm/180nm开始，芯片制造商开始从铝转向铜。据IBM称，铜互连电路的导电电阻比铝低40%，这有助于提高芯片的性能。
1997年，IBM宣布了世界上第一个基于220nm技术的铜互连工艺。这种被称为双金属嵌套（dual-damascene）的工艺成为芯片中铜互连制造的标准方法，沿用至今。
最初，这种工艺的芯片具有6层互连。当时，根据维基百科的数据，180nm设备的金属间距为440nm至500nm。相比之下，在5nm节点，芯片由10到15层互连组成，金属间距为36nm。根据TEL，金属间距是指互连线之间的最小中心距。
在双金属嵌套工艺中，首先在器件表面沉积低k介电材料。基于碳掺杂氧化物材料，低k薄膜被用来作为器件的一部分与另一部分的绝缘层。
下一步是在电介质材料中形成微小的通孔和沟槽。每个节点上的通孔/沟槽越来越小。因此，在当今的先进芯片中，芯片制造商正在使用极紫外光刻技术（EUV）来设计通孔。
在未来的节点上，通孔将需要具有多图形的EUV。“EUV多图形模式的挑战与ArFi（193nm浸没）实施过程中遇到的挑战非常相似，”布鲁尔科学公司的高级技术专家DougGuerrero说。“如果使用ArFi或EUV，（机器对机器的）掩膜将变得至关重要。从材料的观点来看，多重图形化总是包括合并平面化层。平面化材料也称为间隙填充材料。它们必须填充和平整一个高深宽比的非常狭窄的沟槽。”
在该步骤之后，蚀刻图形化结构，形成通孔和沟槽。然后，使用物理气相沉积（PVD），在沟槽内沉积基于氮化钽（TaN）的薄阻挡材料。然后，在TaN阻挡层上沉积钽（Ta）衬垫材料。最后，利用电化学沉积（ECD）技术在通孔/沟槽结构中填充铜。这个工艺在每一层要重复多次，形成一个铜布线方案。
这一工艺在20nm之前没有任何问题，当时互连中的铜电阻率呈指数级增加，导致芯片延迟。因此，从22nm和/或16nm/14nm开始，芯片制造商开始做出一些重大改变。在互连方面，许多人用钴代替钽作为内衬，这有助于降低互连中的电阻。
同样在这些节点上，芯片制造商也从传统的平面晶体管转向下一代FinFETs，后者以更低的功耗提供更高的性能。
在10nm处，英特尔采取了另一个步骤来降低芯片的电阻。英特尔10nm工艺采用13层金属。英特尔的前两个局部互连层，称为金属0（M0）和金属1（M1），将钴作为导电金属，而不是铜。其余的层使用传统的铜金属。
其他芯片制造商则将铜价维持在M0和M1。不过，在10nm/7nm的情况下，所有芯片制造商都将MOL中的微小触点材料从钨改为钴，这也降低了线电阻。
如今，领先的芯片制造商已经将FinFETs和铜互连扩展到5nm。可以肯定的是，先进节点芯片的应用，使得新的和更快的系统成为可能。
“毫无疑问，能够以比现在快10倍的速度进行计算在商业上是有用的，而且是有竞争力的，即使是在非技术性市场，”D2S首席执行官AkiFujimura表示。“对更高计算能力的需求几乎没有尽头。”

▲双金属嵌套制造工艺；（a）通孔图形化；（b）通孔和沟槽图形化；（c）阻挡层沉积和铜籽晶沉积；（d）电镀铜和通过化学机械抛光去除多余部分；（e）覆盖层沉积资料来源：TUWien/InstituteforMicroelectronics
不过，仍有一些令人不安的迹象即将出现。缩小晶体管的好处是在每个节点上都在减少，RC延迟问题仍然存在。
“在7nm和/或5nm代工节点，铜互连可能由钽氮化物阻挡层和钴作为内衬组成，”IBM高级BEOL互连技术研究部高级经理GriseldaBonilla说。“当尺寸缩小时，线电阻不成比例地增加，占总延迟的比例更高。电阻的增加是由几个因素驱动的，包括导体横截面的减小，由于无标度的高电阻率阻挡层和衬层而导致的铜体积分数的进一步降低，以及由于表面和晶界的有损电子散射而导致的电阻率增加。”
迁移到3nm及以后
不过，这并没有阻止该行业向下一个节点进军。如今，领先的代工厂正在生产5nm、3nm/2nm及更高规格的产品。
三星计划在3nm的时候生产下一代晶体管，称为环栅场效应晶体管。台积电计划将FinFETs扩展到3nm，但将在2nm左右迁移到环栅。
当鳍（fin）宽度达到5nm（相当于3nm节点）时，FinFETs接近其实际极限。环栅晶体管比FinFETs具有更好的性能、更低的功耗和更低的漏电，但它们的制造难度更大，成本也更高。
根据Imec的数据，在3nm处，金属间距将在24nm到21nm之间。而在3nm，芯片制造商将继续扩展和使用传统的铜双金属嵌套工艺和现有的材料，这意味着RC延迟仍将是芯片的问题。
“当我们迁移到3nm节点时，我们将看到使用多图形化EUV的、小于25nm的临界Mx间距的BEOL会继续缩放，”KLA工艺控制解决方案主管AndrewCross说。“这种持续的间距缩放将继续影响线电阻和通孔阻力，因为阻隔材料的厚度缩放比间距慢。”
在研发方面，行业将继续探索各种新技术，以帮助解决3nm及以后的这些或其他问题。“在24nm左右的金属间距下，我们预计将开始看到一些有利的设计和材料变化，”OntoInnovation战略产品营销高级总监ScottHoover说。“这包括完全自对准通孔、埋入式电源轨、supervia集成方案，以及更广泛地采用钌衬垫。”
在BEOL中开发的电源轨是设计用来处理晶体管中的电源传输网络功能的微小结构。Imec正在开发下一代埋入式电力轨（BPR）技术。在FEOL中开发的BPRs被埋入晶体管中，以帮助释放互连的路由资源。
此外，业界还一直探索在互连中使用钌材料作为衬垫。“钌以改善铜的润湿性和填充间隙而闻名，”IBM的Bonilla说。“虽然钌具有优异的铜润湿性，但它也有其他缺点，例如电迁移寿命较短，以及化学机械抛光等单元工艺挑战。这减少了行业中钌衬垫的使用。”
其他新的和更有前途的互连解决方案即将出现，但它们可能要到2023/2024年的2nm到来时才会出现。根据Imec的路线图，行业可以从今天的双金属嵌套工艺转移到下一代技术，称为2nm混合金属化。接下来将是半金属嵌套和其他计划。
所有这些都取决于几个因素，即开发新工艺、新材料和新设备的能力。成本也是关键。
“没人想到现在的计划能延续这么多代人。这是通过渐进式的改进和大量的艰苦工作完成的，”LamResearch计算产品副总裁DavidFried说。“未来会有更重大的变化，但我预测它们将以更具进化性的改进源源不断地引入。很明显，可靠性对降低层间介电常数k值提出了一些主要障碍，但这一点仍在继续降低。随着填充材料的变化，对衬垫的要求（或甚至有衬垫/阻挡层的要求）也会发生变化。与这些材料相关的工艺将呈现不同集成方案的优点和缺点，例如双金属嵌套、单金属嵌套、完全自对准工艺，甚至减法金属化。在几代人的时间里，BEOL看起来可能与今天完全不同，但我预计这实际上是许多渐进式变化的产物，所有这些变化都是同时发生的。”
尽管如此，对于最主要的层，今天的铜金属嵌套工艺将延伸进去。“双金属嵌套总是一个力道的问题。只要我们的间距在26纳米或24纳米以上，这几乎仍然是铜和钴的领地，”Imec纳米互连项目主管ZsoltTokei说。“临界点是当你的间距低于20纳米时。在20纳米间距以下，存在许多问题。这不仅是电阻问题，更是可靠性问题，尤其是铜。”
大致上在这个相当于2nm节点的间距上，工业界希望向一种称为混合金属化的技术进行迁移。有人称之为预填充工艺。这项技术可能被插入最主要的层，但不太关键的层将继续使用传统的铜工艺。
在基本的混合金属化流程中，将介质材料沉积在沉底上。然后，使用传统的金属嵌套工艺形成微小的铜过孔和沟槽。然后，重复这个工艺，形成微小的通孔和沟槽。
但下一步不是使用双金属嵌套工艺，而是选择性沉积通孔金属。空的通孔填充有金属导体，而不使用衬垫，”Tokei解释道。“钼、钌或钨等金属可以用来填充微小的通孔。最后完成了传统的铜金属化，这可以看作是一个单一的金属嵌套铜金属化。”
单金属嵌套在半导体界并不是一种新工艺。“双金属嵌套工艺比单金属嵌套更灵巧、更具成本效益。随着技术的发展，双金属嵌套面临的挑战是在更高、更窄的线宽上通过组合开孔进行无缺陷的铜金属化，”IBM研究人员的主要成员TakeshiNogami说。“单金属嵌套将这两种金属化图形分离开来，使其更容易缩小宽度和间距尺寸，提高线长宽比，以减轻电阻的增加。”
混合金属化在互连中使用两种不同的金属。“对于2nm来说，这很有意义，至少对一层来说是这样，”Imec的Tokei说。“与双金属嵌套相比，通孔电阻更低，可靠性会提高。同时可以保持互连中铜的低电阻率。”
不过，混合金属化存在一些障碍。有几种不同且困难的沉积技术来实现间隙填充过程。“挑战在于实现良好的通孔填充均匀性，而不损失可选择性，”台积电研究员M.H.Lee在IEDM的一篇论文中说。“此外，通孔侧壁无障碍物，通孔材料和底层金属的潜在相互作用可能导致可靠性问题。”
何谓半金属嵌套？
如果工业界能够解决这些问题，则可以在2nm处植入混合金属化。但如果要继续芯片缩放，该行业可能需要2nm以后的另一种解决方案。
在2nm以后，下一个重要的步骤是许多人所说的半金属嵌套工艺，这是一种针对最主要金属间距的更激进的技术。在研发方面，业界探索半金属嵌套有几个原因。
“在双金属嵌套结构中，线的体积是铜晶粒生长的限制因素，”TEL技术高级主管RobertClark说。“如果金属线是通过沉积金属层形成的，金属层可以退火，然后通过蚀刻形成线，那么晶粒尺寸可以增加。但对铜来说，这种工艺很难实现。像钌这样的金属在这种工艺中更容易处理，因此它有可能实现人们所说的半金属嵌套工艺。”
半金属嵌套的起点是20纳米以下的间距。“我们的目标是18纳米及以下的半金属嵌套。所以，也许四五年后就会这样，”Imec的Tokei说。“这对一家逻辑工厂来说是破坏性的。等于建立了一个用于铜金属化和双金属嵌套的晶圆厂。混合金属化几乎自然而然地就进入了这一流程。你需要一些像通孔预填充等新的功能。但除此而外，你还可以重复使用晶圆厂的一切。”
半金属嵌套需要不同的工艺和新的设备。简单地说，半金属嵌套实现了具有空气间隙的微小通孔，这减少了芯片中的RC延迟。
这项技术依赖于使用衬底蚀刻工艺的金属图形化。衬底蚀刻并不是新技术，它被用于旧的铝互连工艺。但是，在2nm以下实现这项技术有几个挑战。
半金属嵌套工艺从一个通孔开口的图形开始，然后将其蚀刻成一个介电薄膜。然后，通孔被金属充分填充，意思是金属沉积一直持续到电介质上形成一层金属。然后金属被掩膜和蚀刻，以形成金属线条，”Tokei在最近的一篇文章中说。
Imec在实验室里设计了一种基于64位ArmCPU的12层金属器件。该器件有两层金属互连使用钌材料。金属线之间形成了空气间隙。
“空气间隙显示出将性能提高10%的潜力，同时功耗降低5%以上，”Tokei说。“使用高深宽比导线可以将电源中的IR降降低10%，从而提高可靠性。”
然而，半金属嵌套工艺还远未投入生产。Tokei在最近的一篇论文中说：“半金属嵌套方案有许多潜在的问题，例如对准、金属蚀刻、LER、漏电、芯片-封装相互作用、密封环兼容性、等离子体损伤和可路由性。”
结论
除了上面列举的以外，还有一些其他的互连技术正在研发中，比如超级孔、混合金属-石墨烯互连以及铜的替代品。
不过，可以肯定的是，业界更愿意尽可能延长铜双金属嵌套的使用期限，因为下一代技术还面临若干挑战。
在某种程度上，行业需要下一代互联技术。芯片制造商也许会找到解决办法。但如果做不到这一点，传统的芯片缩放就有可能走到了尽头，迫使业界寻找替代方案来实现先进的芯片。
这些已经发生了。先进封装的发展势头已经形成，这是一种替代性的方法，能够开发具有更多定制可能性的系统级设计。
不过，目前业界正在研究传统的芯片缩放方法，以及开发新的系统级设计的先进封装。至少在可预见的未来，这两种方法都是可行的。