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逆天PCB论坛»论坛 › 『EDA设计软件交流』 › Allegro|OrCAD › Cadence15.7中DRC检查以及网表输出

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[问题求助] Cadence15.7中DRC检查以及网表输出

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发表于 2013-7-22 14:19:57 | 显示全部楼层 |阅读模式

本人在学习于博士的cadence15.7视频时，在输出网表遇到了如下的错误，请各位大侠们帮帮我，是出了什么问题呢？我用的版本是16.6的
ERROR(ORCAP-2207): Check Bus width mismatch

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1 主题	82 回帖	67 积分

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发表于 2013-8-7 19:35:22 | 显示全部楼层

该死的业务，老子记住你了

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