Synopsys新版Synplify FPGA综合软件提高基于FPGA原型验证的效能-

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全球领先的电子器件和系统设计、验证和制造软件及知识产权（IP）供应商新思科技公司日前宣布：推出其最新版的SynplifyPro® 和Synplify® Premier 现场可编程门阵列（FPGA）综合工具。Synplify2012.03产品包括改进的综合算法，它将运行时间提速最高达30%。此外，SynplifyPremier软件通过一种新的容错并继续功能而得到增强，以满足FPGA设计师对快速周转时间的需求；该软件能使设计师在最后的硬件描述语言（HDL）编译环节生成一份报告，并修正所有源自丢失或不正确设计定义的错误，而不是逐一修改每个错误并重新运行编译步骤；这种功能力对那些可能对HDL代码不熟悉的SoC原型设计师至关重要。此外，通过采用一个先进的功能组合，新的SynplifyPremier软件版本进一步推进在一个FPGA设计中自动化建立高可靠性和故障容忍流程，这些先进功能包括可选择性的三重模组化冗余（TMR）、故障容忍和错误修正码（ECC）存储器和用于检测和修正软错误的Hamming-3编码。 “我们的客户一直面对更短的产品上市时间，更快地完成他们的设计成为了这项挑战的根本解决之道，”Altera公司软件、DSP和IP市场总监Alex Grbic说道。“新思科技Synplify产品所带来的运行时间改善，与我们Quartus II软件在编译时间上的优势相结合，为我们的共同客户创造了生产效率方面的优势，帮助他们在为我们最新的28纳米FPGA进行设计时能够减少整体实施时间。”“那些面向安全性要求极高应用的设计，如应用到国防、宇航、医疗、工业控制和汽车市场中的设计，要求最高级别的质量和可靠性，” Xilinx设计方法学市场营销高级总监Tom Feist说道。“这种新的2012.03SynplifyPremier产品能找出Xilinx错误修正内存并自动地连接到设计。这对不能容忍错误的那些高可靠性应用尤其有用。”新的Synplify2012.03软件版本为FPGA设计师提供了显著缩短的设计周期。这种容错并继续的功能满足了基于FPGA原型的快速周转时间需求，这是通过消除了在HDL编译中一旦发现错误就要立即处理错误这一需求而实现。这对那些可能不熟悉源HDL代码的FPGA原型设计人员尤其有用。一个错误被发现之后，该工具继续编译而不是为每个错误而停止，它将建立一份包括碰到的所有错误的报告，这样他们就能被一起处理而不需要在每一次修订间重复编译。为进一步简化ASIC原型生成器的流程，Synplify综合工具有一个数据通道锁定转换功能，能自动将一个ASIC设计转换为一个FPGA实现，使设计者仅用一套源文件就实现基于FPGA的原型成为可能。Synopsys的Certify®多FPGA原型环境的用户也从新的Synplify软件流畅的错误处理和转换功能中获益，该软件可帮助加速验证过程并减少开发时间。SynplifyPremier软件的最新版本通过为设计师提供了应对辐射效应的能力而增强了它对高可靠性的支持，这种辐射效应如因为包括本地的或者选择性的TMR实施在内的多错误缓解技术引起的单个事件混乱（SEU）。此外，SynplifyPremier软件能推断错误修正存储器和自动建立适当的连接，以利用FPGA供应商提供的ECC存储器。这个最新版本还支持故障容忍有限状态机器（FSM）实现，通过使用Hamming-3编码来自动检测并修正可能发生在一台FSM寄存器中的单比特错误。 “一项新设计的快速提升对设计团队设法抓住转瞬即逝的市场机遇是至关重要的。新思科技的综合技术能减少设计迭代次数的数量并更快地提供诊断信息，”新思科技解决方案部门高级总监Ed Bard说道。“通过将能够加快运行时间的改进后算法、新的容错并继续功能和分层结构化设计技术结合在一起，基于FPGA的原型生成器和FPGA设计师等都能够显著减少成功地实现其设计所需的时间，同时不断地达到他们所期望的高质量结果。”