详解Xilinx FPGA高速串行收发器GTX/GTP（1）--SerDes和GTX的关系

1、SerDes和GTX的关系

    GTX和SerDes之间有啥关系？简而言之，GTX就是Xilinx FPGA芯片中基于SerDes技术的高速串行收发器。为了更好地了解GTX收发器，我们有必要先了解什么是SerDes。

    SerDes是Serializer/Deserializer的缩写，即串行器和解串器，顾名思义是一种将并行数据转换成串行数据发送，将接收的串行数据转换成并行数据的”器件“。对于FPGA工程师来说 “串并转换” 再熟悉过不过了，只不过SerDes是一种需要数模硬件实现的，用于高速传输的 “高级” 串并转换器件。从总线技术的发展历史，我们就会明白为什么会出现SerDes这种技术了。

2、传输总线的变化

     在一开始，总线传输数据采用的是串行总线传输的方式，比如经典的串口传输。串行传输是指发送端和接收端采用单根数据线来收发数据。在个年代对数据传输的带宽的要求还很低，所以串行总线这个低速总线暂时还能满足人们的要求。后来随着时代的发展，人们发现串行总线的带宽越来越不够用了。

2.1、从串行到并行

     提高总线带宽，无非两种方式：提高单根数据线的带宽；多搞几根数据线。提高单根总线的传输速率实在不容易，所以人们想到了更容易实现的多跟总线的方式，也就是并行总线传输。并行传输数据时，多个数据位同时在不同的线路上传输，每个数据位都使用一条单独的数据线。

     为了数据能够正确地被接收端接收处理，并行传输的数据必须在时钟上同步。并行传输数据一般采用两种同步方式:源同步方式和系统同步方式。

（1）源同步方式

    源同步接口允许时钟和多个数据通道同时传输，时钟信号和数据保持确定的相位关系，同步时钟和并行数据都在数据发送端产生，并同时传输到数据接收端。接收端利用对端传送来的时钟信号作为采样时钟，对数据位进行采样。采样过程中只要保证接收端时钟信号与接收数据满足一定的建立/保持时间，数据即可被正确接收。

（2）系统同步

    传统数据传输通常采用系统同步传输方式，多个器件基于同一时钟源进行系统同步，器件之间的数据传输时序关系以系统时钟为参考。系统同步传输方式使各器件处于同步工作模式，但器件之间传输数据的传输时延难以确定，当系统时钟频率增加后，数据接收接口同步电路难以实现，因此系统同步传输方式不适用于高速数据传输。

    后面随着技术的进一步发展，对数据带宽的要求更高了，这时候并行总线的一些缺陷也暴露了出来：

（1）时序同步问题

    由于并行传输方式的前提是用同一时序发送信号和接收信号，即时序同步，但是随着时钟频率的提高，越来越难以让数据传送的时序与时钟合拍，布线长度稍有差异，数据就会以与时钟不同的时序送达，从而造成数据的传输错误。

（2）信号偏移问题

    随着总线频率的提高，并行传输的信号偏移现象越来越严重，信号偏移是指在发送端信号同时被发出，但到达接收端时却不能同时被接收而存在的微小差异。信号偏移出现的原因是在并行线路设计时，理论上需保证传输线之间是平行的，且各线路特性一致，但实际上线路平直很难保证，各信号线的特性也存在不同，这就导致信号传输的差异。从图中可以看出，同时发出的信号经过传输没有同时到达接收端，从而导致采样结果不准确，当工作频率提高时，这种情况会更加明显，产生数据采样错误。

（3）抗干扰能力问题

    并行传输大多采用单端信号，该信号与指定的电压范围(TTL，CMOS)或者参考电压(HSTL)进行比较确定传输的值。单端信号很容易受到线路上的干扰，包括开关噪声、电磁干扰等。由于抗干扰能力差，单端信号无法胜任吉比特以上的高速信号传输，并且由于设计需求，并行传输线之间排列紧密，走线间距小，存在较大耦合，从而产生串扰问题。频率越高，串扰越严重，直至无法工作，从而限制并行传输频率的提高。

（4）设计复杂度和设计成本问题

    并行传输除了多位的数据信号线以外，往往还包括地址线、控制线、电源线和地线，众多信号线需要耗费较多的芯片引脚，给器件封装、测试及PCB设计都带来了很大问题。并行传输走线多既增加了集成电路设计的复杂程度和难度，也增加了设计成本。此外，并行传输由于线路多带来了较大的传输损耗，这就要求驱动电路的功率更大，从而加大了集成电路功耗。

2.2、从并行又回到串行

     这个时候，工程师们又发现，曾经被他们抛弃的串行总线就没有上述的并行总线的缺陷，唯一要解决的就是如何提高单根总线的带宽，SerDes技术的出现解决了这一问题。

SerDes技术采用了嵌入式时钟、点对点连接、低压差分信号模式和数据编码等技术，可获得更高的传输速率和距离，同时较少的引脚数简化了器件封装和设计。SerDes技术的优势主要体现在以下几个方面：

• SerDes技术在发送端通过数据编码技术把时钟信号嵌入到数据信号中，在接收端使用时钟数据恢复技术，从数据中提取同步时钟信号来恢复数据，从而消除了传输线延迟导致的时序问题对速率的约束，能够实现单通道的数据传输速率高达10Gb/s以上。
  
  

• 使用低压差分信号传输，一方面消除了共模噪声的影响，增加了抗共模干扰能力；另一方面，在相同驱动电压的驱动下，差分信号的摆幅是单端信号的两倍，使得发送端能以更低的摆幅发送信号，在降低功耗的同时有效地抑制了电磁干扰，减小对外的电磁辐射。此外，差分信号模式往往采用恒定电流源驱动，这将保证驱动器电路在任何时刻保持不变，消除了信号同步翻转而产生的同步开关噪声问题。
  
  

• 较少的引脚数目，简化了PCB设计的复杂度和难度，提高了电路板的空间利用率，减小了连接器尺寸，进一步提高了设计的灵活性，且节约了总体系统成本。
  
  

• 使用点对点连接方式，避免了并行总线的共享机制造成的总线利用率低的问题，通信链路利用率达到100%，而且在点对点拓扑情况下，阻抗的匹配端接非常简单，一般高速串行收发器都自带匹配，实现双端端接，进一步降低反射。
  
  

SerDes技术的三个关键：

• 差分信号（differential signaling）
  
  

• 时钟-数据恢复（Clock-Data Recovery，简称CDR）
  
  

• 和信道均一化（Channel Equalization，Eq）
  
  

差分信号的好处外乎抗干扰能力强，引入的噪声也比较小，虽然必须要两根线，但速度从几百M提高到几G，还是很值得的。CDR的好处消灭了skew，减少了时钟的功耗和噪声（但多出了CDR电路本身的功耗和噪声），同时避免了电磁干扰。

信道均一化 相当值得一提，这才是SerDes高速发展的决定性因素，一般来说真实世界中的信道都是低通特性的，到处都是小电容，所谓绝缘体中的分子在高频情况下吸收电场能量，再加上金属线中的趋肤效应，所以高频信号走不了多远就不像样子了，比如下面某信道的频率特性（绿线）。

    如图所示，在对应28Gbps的频点上，信号能量被衰减了30db，电压幅度只剩3%了；在对应56Gbps的频点上更惨，65db意味着信号电压摆幅剩下不到千分之一。在这种信道中，发送端一个完美漂亮的数据眼图：

   到了接收端会变成这样的一堆垃圾：

    什么都辨认不出来对吧。但是，经过我们聪明的工程师们一番努力，均一化开关打开，信号就变成了这样：

    对FPGA工程师来说，SerDes作为主要由模拟技术构成的物理层芯片/电路，通常都作为一个FPGA底层的固定电路存在，所以我们最重要的应该是掌握其应用，才对其内部结构只要做一些稍微的了解即可。这部分的内容在后续对GTX的内部结构的讲解。