【先进封装】3D、RDL和FO等容易混淆的几个技术概念

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半导体封装技术自诞生之日起，就肩负着保护集成电路核心（脆弱硅晶圆）的重要使命。然而，过去十年间，这一传统角色正在发生革命性转变。如今的封装已从单纯的物理保护外壳，蜕变为决定系统性能的关键因素。

我们正见证着"先进封装"时代的到来。它不是简单的技术升级，而是代表着封装技术从量变到质变的跨越。

本文将总结先进封装相关的一些基础知识，侧重澄清一些容易混淆的概念。文中描述聚焦当前已量产的稳定技术，并未涵盖一些尚未成熟的新技术。

Chip与Die

在传统封装时代，Chip（芯片）与Die（裸片，或称晶粒）并无实质区别，因为单个封装仅包含单一芯片。但现在则存在两种理解：部分业者仍将"Chip"等同于"Die"，更多人则认为"Chip"是完成封装后的成品。

按后一种定义，先进封装可视为包含多个Die的单一Chip。但要注意：

• 在晶圆厂语境中Chip常指未切割的Die；
  
• 系统厂商更倾向将Chip理解为可焊接的封装体；
  
• 最新JEDEC标准中Chip明确指封装后的产品。
  
  

本文在不引起歧义的情况下，可能将Die也通称为芯片。

3D封装 vs. 3D集成

一般而言，3D 集成是一个广义的术语，涵盖以下技术：3D 晶圆级封装；基于 2.5D 和 3D 中介层的集成；3D 堆叠集成电路 (3D-SIC)、单片 3D 集成电路；3D 异构集成；以及 3D 系统集成。

在将多个组件集成到先进封装中时，业界早已采用了一种维度的概念，这种概念可能并非十分准确，但有助于描述组件在封装中的排列方式，例如2D、2.5D和3D。2D 并不常见，它指的是标准封装中的默认排列方式，即将芯片直接放置在基板上。2.5D 是指将多个芯片布于中介层上。中介层位于主基板上方，因此存在垂直空间，相当于半维空间。3D则是字面意义的组件堆叠。目前最好的3D封装例子是 HBM，它由多个内存芯片堆叠而成，看起来像一个大内存。AMD 也用这种方法将其 V-Cache 置于计算芯片上方，预计未来会出现更多类似的异构示例。

实际设计中往往结合了2.5D 和 3D，非官方也称为 3.5D封装。例如，一个或多个计算Chiplet和一个或多个 I/O Chiplet彼此相邻排列，同时带有 HBM 堆栈。下图展示了这样的一个组合示例。采用先进3D 堆栈封装的HBM，每个 HBM 单元包含多个独立的薄型存储器裸片，它们通过细间距微凸块（microbump）进行通信。通过TSV，信号从顶部裸片向下传输到底部裸片。处理器则采用 2.5D 配置位于HBM一旁。

图： 3.5D封装示意图

未来的高性能计算 (HPC) 需要更高的内存带宽 (BW)、更好的能效 (每比特能量)、更低的延迟和更高的可靠性。为了满足 HPC 更高的性能和低功耗需求，器件的 3D 架构被认为是关键的使能技术，该技术分为两种独特的途径：单片 3D 集成和异构 3D 集成。单片 3D 集成是在给定的硅晶圆上按顺序堆叠有源器件层。异构 3D集成也就是我们所称的3D 封装，则在不同的晶圆上并行制造层级，然后进行堆叠。这两种 3D集成方法之间存在几个关键差异，例如互连密度、有/无 TSV、微凸块和晶圆级键合。单片3D 集成已被证明能够更好地缩减面积并提升性能/功耗，这在3D存储器（NAND闪存）的量产和新兴的3D DRAM中已经取得了成功。异构3D 封装就是大家所熟知的Chiplet集成，一些IDM厂商已在当前高性能计算（HPC）产品的量产中实施和采用了该技术。

简而言之：

• 3D封装侧重后端工艺，依赖传统互连技术（如微凸块），利用裸片堆叠、引线键合或中介层实现互联（如HBM）；
• 3D集成则包含了前端工艺，如TSV和无凸块的混合键合等技术，融合IC逻辑与互连，实现晶体管级垂直堆叠，使性能、能效和尺寸更加优化，推动IC设计实现质的改变（如3D NAND）。
  
  

对IC设计师而言，3D集成无疑是非常值得关注的领域。从多芯片模块（MCM）到Chiplet设计，再到单片3D集成，这种转变为设计师带来无数新的挑战与机遇。首先，复杂度提升了，设计师需完成多裸片间的晶体管级协同设计与管理；其次，需要降低互连延迟并增强热管理，以实现性能优化；最后，还要适应异质集成不断兴起的趋势，持续整合IC与先进封装方法。

与传统封装不同，3D集成要求每个层面的极致精度，这需要重新定义工作流程才能满足市场需求。

异质集成的模糊概念

先进封装常和异质集成（Heterogeneous Integration）的概念并提。尽管这个术语已经被广泛使用，但实际上异质集成的概念并无严格的定义。业界对其理解和使用也是各异：

• 它可能指封装内集成了多个元件，有时甚至只是集成了多个同类裸片，尽管这种情况称“异质”有些勉强；
• 或指不同芯片/Chiplet的共封装（Chiplet可以简单的理解为在一个封装内可以与其他裸片通过I/O进行互连的裸片）；
• 亦可能指封装内包含了光学元件等非电子组件。
  
  

大多数情况下，异质集成强调了"单封装内集成多组件"的特性。

重分布层（RDL）的混淆概念

重分布层（RDL）和中介层（Interposer）的概念非常容易混淆。

许多封装结构中都包含所谓的重分布层 (RDL)。其最初的概念是利用几层互连结构将信号从一种布线模式转换为另一种模式，通常是将芯片封装上的引线或焊球布局转换为PCB上的焊盘布局。当封装连接间距过小而无法满足PCB走线规则时，RDL的作用尤为关键，它能将密集的信号重新分布至更宽松的间距。

这一基本概念适用于大多数先进封装。但需注意的是，许多结构（如中介层和封装基板）同样具备信号重布线功能，从技术角度看也可视为RDL。不过，"RDL"这一术语在实际使用中通常特指以下两种情形：

• 沉积于裸片正面钝化层之上的新增布线层
• 裸片背面用于重分布硅通孔（TSV）信号的布线层
  
  

总而言之，RDL通常由有机树脂材料构成，仅提供信号路径转换功能，不包含嵌入无源元件，或像中介层那样嵌入其他组件。

带宽关键指标Beachfront

先进封装延续了集成化的大趋势，但不同于单芯片的集成，它将多个组件整合到了单一封装中，当然，组装方式差异很大。其最主要的驱动因素包括了Chiplet（芯粒，或称小芯片）技术的兴起以及踯躅不前的共封装光学元件探索。但究其内在动因，则无外乎带宽与功耗要求。

封装技术里的带宽特指组件间（尤其是访问内存时）的数据交换速率。虽然PAM4和PAM8等高速物理通信机制能部分提升带宽，但现阶段性能提升已面临明显的瓶颈。

在单路信号速率固定的情况下，增加带宽的另一种有效方式是扩展信号通路数量。印刷电路板（PCB）的走线间距规则严格限制了并行信号的数量。虽然增加PCB层数可以改善布线能力，但伴随层数的增加，不仅成本急剧上升，过长的迂回走线还会导致信号延迟问题。

相较于在PCB上做文章，提升封装内部的布线密度具有更明显的优势。这也正是高带宽内存（HBM）的核心价值所在，即实现远超PCB能力的超宽总线。而且，更短传输距离还支持采用更为激进的信号传输技术。

这一设计理念引出了Beachfront 这一关键指标。Beachfront 是衡量芯片封装中单位面积I/O数量（I/O/mm²）的关键指标，它反映了封装在有限空间内实现高带宽互连的能力。其物理实现受以下因素制约：

• 封装内的走线规则，如线宽/间距；
  
• 芯片焊球尺寸规格；
• 信号完整性要求。
  
  

传统封装采用周边焊盘的I/O布局方式，密度较低；先进封装则采用全阵列焊球，阵列密度（Bump Pitch）可达100-500（I/O/mm²）。理论上，封装焊球阵列中的每个触点均可引出信号线，但在实际总线设计中，还需考虑信号同步、噪声隔离和热管理等因素。

• 信号同步性：所有信号必须保持严格的时序匹配（以控制总线偏移），这一要求直接限制了可用于单条总线的焊球行数。结合焊球间距参数，共同决定了芯片边缘区域每平方毫米可提供的有效总线I/O数量。
• 噪声管理：如果需要在信号间插入地线以抑制噪声，这又牺牲了部分I/O资源。
• 热密度：高I/O密度会导致局部热聚集。
  
  

通孔插装 vs. 表面贴装

半导体行业开发了无数IC封装类型。传统封装仅包含单芯片，用于保护芯片并实现PCB连接。"先进封装"的概念则比较模糊，任何时期最前沿的封装技术都可被冠以此名，其具体内涵则随技术演进而不断变化。本文涉及的封装技术将明确界定封装类型范围。

• 通孔插装（Through-hole）：引脚插入PCB孔中，通过波峰焊固定。成本低但仅能使用PCB单面，组件密度低。
• 表面贴装（Surface-mount）：以焊球替代引脚，通过回流焊连接PCB。可双面布局，提高密度。
  
  

传统通孔插装封装采用引脚插入PCB金属化通孔的设计方式，适用于基础电路架构。其组装流程为：所有元件布置在PCB正面后，通过动态焊料波峰完成焊接。熔融焊料在板底形成均匀覆盖层，通过毛细作用填充引脚与孔壁间隙，形成环形焊缝。该技术具有工艺成熟、成本经济的优势，但存在明显局限：由于通孔结构和波峰焊工艺的特性，元件只能安装在电路板单侧，另一侧无法使用，这直接制约了电路板的元件集成密度。

表面贴装技术则消除了需要穿过电路板的引脚，用焊球取代引脚，附着在封装的外部。元件放置在电路板上后，经过热循环，使焊球略微熔化（或回流），使其与 PCB 表面的焊盘形成清晰的连接。这样，PCB 的背面就可以用于安装其他元件。

图：高引脚数封装示例：针栅阵列（PGA）与焊球阵列（BGA）的对比。左图为通孔插装，右图为表面贴装。

BGA 是应用最为广泛的表面贴装封装类型。

边缘引线vs.引线阵列

传统封装技术使用键合线将芯片焊盘连接到引线框架，由引线框架将信号从芯片的焊盘路由到封装引脚（Edge leads）。焊盘位于芯片的边缘，引脚也位于封装的边缘。这种布局使芯片不可能太小，因为芯片上的焊盘有最小尺寸和间距要求，这些要求受键合线尺寸的制约，而不是硅工艺。一个需要大量连接的微型电路可能需要很大的空间来容纳焊盘，以至于芯片尺寸取决于焊盘，而不是芯片上的电路。这种芯片被称为“焊盘限制型”芯片。当连接有数百或数千个时，边缘的引线会导致封装体积巨大，性能也会很糟糕。

图：焊盘限制型芯片顶视图。芯片尺寸由外围焊盘决定；除非移除焊盘，否则缩小中间的电路不会让芯片尺寸减小

反之，现代大型封装则采用了引线阵列（Leadarrays)（在BGA中是球形阵列）。如果芯片很大，阵列引线可以从芯片的边缘焊盘引出，或者芯片本身包含一排焊球，周围环绕电路。

单芯片vs. 多芯片封装

多芯片封装不仅能节省PCB空间，而且由于连接更短可以提升性能和效率，还能减少外部引脚，PCB 上所需的连接也更少。

如果两个原本需要独立封装的芯片在内部互连，那么它们之间的连接将不再出现在PCB上，而是在封装内部完成。

图：左图显示的两芯片间的5个连接，在共封装后移至封装内部，不再占用封装引脚

扇入 vs. 扇出

• 扇入：信号向裸片下方布线，封装尺寸接近裸片（如芯片级封装CSP）；
• 扇出：部分信号向外布线，封装大于裸片。
  
  

传统封装技术通过键合线将裸片焊盘连接至引线框架，信号只能从裸片外围引出，这导致封装尺寸大于裸片本身。这种信号向外延伸的布局方式，现在被称为"扇出"结构。

现代先进封装，例如采用RDL技术，则实现了信号路径的灵活布局。如果裸片连接数较少，信号完全可以向内布线至裸片底部区域，封装尺寸仅略大于裸片，这种工艺称为"芯片级封装"（CSP）。由于封装尺寸接近裸片物理极限（不超过裸片尺寸的1.2倍），CSP成为当前最小的可行封装方案。这种向内布线的结构被定义为"扇入"技术。

与之相对的"扇出"结构，则将部分信号向外引出，这导致封装尺寸大于裸片。扇出时部分信号仍可向内布线。这种设计对单芯片封装而言不可避免，因为PCB设计规则要求连接间距必须大于芯片焊盘间距。

图：扇入（左）与扇出（右）的对比，扇出时部分信号仍可向内布线