先进芯片设计中的寄生参数提取

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随着芯片设计工艺节点的缩小、复杂度的提高，物理签核signoff阶段的验证面临重大挑战。在signoff流程中，寄生参数提取（PEX） 是关键步骤之一，它可以保障信号完整性、电源完整性和芯片整体性能。但是，如果PEX提取结果不准确，可能导致性能损失，甚至芯片失效。

FinFET 和 GAAFET是当前先进工艺中主流晶体管结构。在这种3D FET工艺中, PEX 挑战主要来自

• 金属互连层pitch的缩小 >>  耦合电容增大
• 最小特征尺寸的缩小      >> 寄生电阻增加
  
  
  

此外，FinFET 和GAAFET 的三维结构、器件与局部互连层的极小距离，也带来了额外挑战。

寄生效应（parasitics）是芯片设计中不可避免的问题。不是所有寄生效应都需要消除，如果其对电路性能影响很小，可以忽略。但大多数情况下，设计者需要采用各种手段减轻寄生效应影响。在先进工艺下，器件和互连层更密集，寄生效应更为显著，设计裕量更小，对 PEX 的准确性要求更高。本文将分析先进节点上的主要寄生电阻和电容的挑战，并介绍确保准确提取的技术方法。

寄生效应基础知识

什么是寄生电容？

寄生电容是芯片互连层之间产生的非计划的电容。计算公式取决于：导体面积、介电常数和导体间距。

Figure 1. Equation for calculating parasitic capacitance

EDA 工具（如 Siemens EDA 的 Calibre xACT）可自动提取寄生电容，并分析其对性能的影响。若其导致芯片设计的性能不达标，工具会标记为违例，需设计者修正。

芯片有多个金属层，PEX 工具需跨越多个介质层、非平面金属层来计算有效电容。

Figure 2. M1-M2 capacitor through multiple dielectric layers

什么是寄生电阻？

寄生电阻是电流流经金属互连线时出现的非理想电阻。金属互连层的材料特性，必然有一定的电阻，这可能会导致信号传输的延迟增大、芯片性能下降，甚至芯片功能异常。电阻可用简单的“数格子”方法来估算（sheet resistance × 格子数）。对于指定互连层，其材料厚度和电阻率是确定的，可以通过sheet resistance(RSH)定义。设计者通过计算互连线的长度和宽度即可得出总电阻。

Figure 3. Counting squares method of calculating resistance. The resistance is equal to the sheet resistance times the number of squares, which in both cases is three (Siemens EDA – click to enlarge)

什么是寄生电感？

电感是所有导体的普遍属性，但在芯片设计中，寄生电感是其中必然存在的一种有害效应。它并非人为有意设计的，而是物理定律的必然结果。导体中电流变化时，其周围磁场随之变化，依据电磁感应原理，这种变化的磁场会在导体自身及邻近导体中感应出电压（自感和互感效应）。互连线由于几何布局和材料属性不可避免地产生这种感应现象，称为寄生电感。

Figure 4. The inductance right hand rule: point your right thumb in the direction of the current and curl your fingers to represent the magnetic field B

寄生电感会产生不良影响，尤其是在高频设计中，或者存在长而快速的低电阻网络（例如时钟电路）。电感取决于许多因素，其中一个因素是电流返回路径的距离，例如接地 VSS 或电源 VDD，电感很大程度上取决于该长度。另外，互连线材料本身的尺寸也会对电感产生一定的影响。

为了缓解寄生电感引起的问题，设计人员通常会尝试确保附近有一条地线，以提供较小的电流环路。但即使采取这些措施，电感效应仍然可能非常显著。

什么是寄生参数提取（PEX）？

PEX 是测量由版图几何结构和材料造成的非预期电气效应。PEX 帮助设计人员将这些测量结果纳入仿真中，以预测电路的实际性能。如果设计仿真未达到预期规格，设计人员必须调整版图以最大限度地减少寄生效应。PEX 执行的不准确、不彻底，寄生效应可能会导致芯片存在缺陷甚至失效。准确的 PEX 可以确保信号、电源完整性、频率和最佳的整体设计性能。

设计人员使用 Calibre xACT、Calibre xACT 3D 和 Calibre xL 等 PEX 工具提取版图中的寄生电容、电阻和电感。Calibre xACT 和 Calibre xACT 3D 提供基于规则和场求解器的寄生电阻和电容的提取，Calibre xL 工具可提供寄生电感提取。这些工具组合确保了现代复杂设计中所需的全面的PEX 能力。

先进工艺节点中的寄生参数提取

信号完整性（Signal Integrity）

在使用3nm工艺进行芯片设计时，寄生电阻、电容和电感是影响信号质量的关键因素。寄生电阻会导致电压下降并影响时序，寄生电容则会产生信号噪声和低频振荡，从而损害信号保真度。同样，寄生电感会引起电压尖峰（spikes）和振铃（ringing），导致信号失真。控制这些寄生参数对于确保高端芯片中数据传输的可靠性至关重要。在仿真中考虑这些寄生因素后，如果电路不符合设计规格，则必须减少寄生因素的影响，例如加宽互连线以降低寄生电阻；在耦合电容过大时将互连线彼此远离；以及在信号网络附近设置接地回路以降低电感。

电源完整性（Power Integrity）

寄生 R、C 对电源完整性影响显著，良好的电源完整性对于实现最佳电路性能和可靠性至关重要。

• 大电流流动时，寄生效应会引起电压波动 >> IR Drop
• 设计者需通过静态、动态 IR Drop 分析定位问题区域，并采取改进措施
• 降低 IR Drop的技术：设计更宽的电源供电网络和使用更多电源引脚以实现更佳的分配等
  

电迁移（Electromigration，EM）

电迁移 (EM) 是电流流动导致的金属原子迁移（图 5）。原子移动时会产生空隙（void）和小丘（hillock），最终可能导致器件出现故障。高电流密度是导致 EM 的关键因素之一。当过大的电流流过高电阻的狭窄通道时，就会发生 EM。随着时间的推移，EM 会形成小丘（导致与相邻导线短路）或空隙（导致电路断路），从而导致芯片故障。准确的寄生电阻提取有助于估算电流密度，若发现违例，可通过加宽互连线来降低电流密度。

Figure 5. Hillock and void caused by electromigration

FinFET 与 GAAFET 架构下的挑战

平面 MOSFET 有效的最短沟道（channel）长度约为 25nm，继续缩小后，短沟道效应（SCE）会很严重，显著削弱平面栅极对沟道的控制。在特征尺寸进一步降低的先进节点中，业界普遍采用 FinFET 和GAAFET结构。

            

Figure 6. FinFET transistor. (source: GlobalFoundries. Used by permission)

Figure 7. Gate-all-around nanosheet FET with triple stacked nanosheet configuration

这类 3D 结构导致器件有极多种可能的FET 单元配置，邻近互连层之间的几何组合也有极多的变化，进而导致耦合电容非常复杂。传统规则驱动和图案匹配的工具无法完全提取这些寄生电容，准确的提取这些参数，需使用场求解器（field solver）。场求解器直接基于几何结构求解电场，而不是使用基于规则的方程，因此运行时间较长。

Calibre xACT 采用混合引擎，后段（BEOL）用快速规则引擎，前段（FEOL）和 中段（MOL）使用基于网格的 3D 场求解器来计算。同时也针对关键布线网络区域（critical routing nets） ，提供基于场求解器的“xACT 3D Select” 模式。

Figure 8. The Calibre xACT tool can call the Calibre xACT 3D field solver for extraction of specified nets only (Siemens EDA)

多工艺角提取（Multi-corner extraction）

在实际半导体工艺中，版图设计的几何图案与制造过程中实际图案化的结果存在差异。在先进PEX中，需要对这些变化进行建模，因为互连层和电介质几何形状的变化会显著影响寄生电容和电阻。例如，互连线宽度比预期窄，它们将受到比预期更大的寄生电阻的影响。在双重曝光掩模偏移的情况下，互连线的间距可能会比预期的更近或更远，进而改变了它们的耦合电容。这些变化会对先进节点的芯片产生显著的影响。先进PEX工具必须考虑这些偏差以及其它变化影响因子。

为了解决工艺中系统性或随机性变化带来的问题，行业中使用了一种统计方法，该方法涵盖了标准（nominal）、最佳（best）和最坏（worst）情况的临界点场景。例如，特定节点或设计类型中的最坏临界点场景，可能包括最差和最不可能的耦合电容临界点。包含这些场景模型的 PEX 分析时，会产生与标准场景不同的结果。如果芯片设计通过了所有临界点场景的仿真，则表明它的设计将能够按预期工作。

Calibre xACT 和Calibre xACT 3D 均能提供多角提取的解决方案，能够在单次运行中同时提取最佳、正常和最差角情况。这种高效的多角提取方法，使设计团队能够验证其设计是否在所有包含的角的场景中，达到预计的性能要求。

图 9 显示了使用 Calibre xACT 多角提取相对于单角提取的性能优势：与多次运行每个角的运行时间相比，多角的提取中每个角的运行时间增加不到 10%。

Figure 9: Multi-corner extraction performance versus single corner extraction (Siemens EDA)

金属填充寄生效应建模（Modeling metal fill parasitics）

在芯片设计阶段，很多区域未填满金属，后期会插入金属填充（metal fill），用于CMP、应力优化等。金属填充对信号网络的寄生效应非常重要，但设计过程中，由于尚未进行金属填充，如何准确提取寄生参数成为一个颇有挑战性的问题。 Calibre PEX 工具可以为PEX运行，启用金属填充密度建模选项。启用此设置进行提取，可以模拟金属填充对寄生参数的效应。

设计者可通过 deck 配置，金属填充是否视为浮置（floating）、或视为接地（ground），以及是否纳入 netlist，或者只用等效电容模拟耦合效果。

Figure 10. Left: Fill is treated as floating and its coupling capacitances to signal nets are denoted. Right: Fill net is eliminated (not included in the netlist), and an equivalent Ceff coupling capacitance between signal nets is applied to account for the fill parasitic effects on the signal nets

网表压缩（Netlist reduction）

在先进工艺节点，PEX 输出的netlist 很大，直接仿真往往不可行。所以需要网表压缩技术，在保证关键行为的前提下，减少网表复杂度。Calibre xACT 和Calibre xACT 3D 提供多种压缩策略，晶圆厂提供的PDK deck里也有默认的压缩配置，设计者也可根据需要自行定义。网表压缩的目标是在网表大小和仿真性能、精度间取得平衡。

两种典型压缩方法如下

• 耦合电容压缩（Coupled Capacitance Reduction）
  
  

任意一对nets之间的耦合电容低于用户指定的阈值时，预定义的耦合电容降低技术会将耦合电容 (CC) 合并，接地，并更新 intrinsic 电容。该阈值可以是绝对值，也可以是相对于信号网络intrinsic电容的比率。图 11 展示了如何消除耦合电容并更新intrinsic电容（对地电容）。

Figure 11. CC reduction: CC is eliminated because it falls below the capacitance threshold value specified. The intrinsic signal net capacitances are updated to account for the eliminated coupled capacitor

• 时间常数等效压缩（TICER：Time Constant Equilibration Reduction）
  
  

在保持特定频率范围（DC 到目标频率）内的频率响应一致性的前提下，大幅缩小网表。比如，将一组复杂的 via 连接压缩为更简单的网络，仍能保留关键性能。

Figure 12. A 3×3 via connection is reduced while maintaining the required circuit frequency response

基于先进工艺节点（如 FinFET、GAAFET）设计集成电路，是一项复杂且充满挑战的工作，需兼顾准确性与效率。寄生参数（R、C、L）管理是成败关键之一，设计者必须了解它们的成因、影响，并掌握有效控制手段。先进芯片设计中，需要多种技术协同使用，才能实现准确、完整的寄生分析。Calibre PEX套件凭借全面的能力，能够帮助设计团队在复杂先进节点中，做到高效、精准的寄生建模，保障设计质量与性能。