2微米键合间距晶圆级混合铜键合技术

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3D异构集成技术概述

半导体行业正面临着高性能计算(HPC)和人工智能(AI)应用日益增长的性能需求。当传统尺寸缩放方法接近物理极限时，3D异构集成技术已成为继续提升计算能力的关键技术路径。本文详细探讨三星电子开发的一项技术突破，该技术通过晶圆到晶圆混合铜键合和晶圆重构工艺实现了2微米键合间距[1]。

要理解这项技术的重要意义，我们首先需要分析互连密度需求的发展趋势。互连密度与键合间距缩放之间的关系清楚地显示了向更精细间距发展的轨迹，以满足现代应用的需求。

图1展示了3D互连密度与键合间距要求之间的关系，显示了下一代应用对更精细间距的持续缩放趋势。

根本挑战在于传统封装和热压键合技术的局限性。这些传统方法在键合垫间距缩放方面面临重大约束，包括材料特性、制造能力、缺陷控制机制和可实现的特征尺寸等方面的限制。本文介绍的新方法通过引入精细间距晶圆到晶圆混合铜键合技术，结合与制造工艺兼容的晶圆重构过程，突破了这些限制。

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制造工艺流程详解

完整的制造工艺代表了多种先进技术的精密集成。工艺从顶部和底部晶圆的标准前端(FEOL)和后端(BEOL)处理开始，包括硅通孔(TSV)的形成。创新始于使用化学机械抛光(CMP)工艺形成铜和碳化硅氮(Cu/SiCN)混合键合垫。

图2为完整的制造步骤序列图，从初始晶圆处理到最终assembly，突出显示了晶圆到晶圆键合和晶圆重构的关键创新。

键合垫形成后，底部晶圆使用隐形激光技术进行切割，这种技术能提供精确切割同时将对周围结构的损伤降至最低。然后顶部晶圆和底部芯片都接受等离子体激活和去离子水水化处理，为键合准备表面。关键的键合步骤涉及使用高精度对准设备将单个底部芯片面对面对准并键合到顶部晶圆上。

键合后处理包括几个精密步骤，这些步骤实现了晶圆重构方法。岛式芯片研磨将键合芯片减薄到所需厚度，随后进行芯片间间隙填充与厚氧化物沉积以及后续的平坦化处理。工艺的最后阶段包括TSV显露、形成连接TSV到焊料凸点的重分布层、通过介质孔(TDV)形成，以及包括焊料凸点形成、研磨和切割在内的最终assembly步骤。

为了研究和开发目的，简化的工艺流程使得可以专注评估关键技术，而无需承担完整制造序列的复杂性。

图3显示了用于评估和优化关键键合、研磨、间隙填充和平坦化工艺的精简工艺流程图。

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关键工艺技术与优化策略

这种先进集成方法的成功很大程度上依赖于几个关键的工艺优化，首先是铜垫CMP工艺。这个工艺需要精确控制以通过复杂的五步程序管理铜垫凹陷和整体侵蚀。关键洞察是铜垫凹陷可以通过调整阻挡金属抛光CMP步骤的数量来控制，这使工程师能够通过选择适当的抛光循环次数来实现所需的表面形貌。

图4说明了五步CMP工艺，并演示了阻挡金属抛光步骤的数量如何直接控制铜垫凹陷量。

晶圆到晶圆键合工艺面临独特挑战，需要仔细关注空洞形成机制。键合空洞可能由多种来源产生，但最重要的问题涉及由键合传播误差引起的捕获空洞和颗粒诱导的空洞。通过修改键合头喷嘴形状已实现捕获空洞的显著减少，这表明设备设计在实现高质量键合中的重要性。

图5中的C模式扫描声学显微镜图像清楚显示了通过键合头喷嘴优化实现的键合空洞显著减少，(a)部分显示改进前的众多空洞，(b)部分显示优化后空洞密度的显著降低。

叠加精度代表成功键合的另一个关键参数，特别是在2微米间距尺度下。总叠加误差由几个组件组成，包括平移、旋转、跳动和残余误差。研究表明，跳动误差可以通过控制芯片翘曲特性显著改善，具体通过将翘曲调整向拉伸应力状态。通过系统评估不同的芯片翘曲条件，已实现2微米键合间距应用的最佳叠加性能。

图6显示了不同芯片翘曲条件(案例1、案例2和案例3)下叠加误差的累积分布，展示了翘曲控制如何使2μm间距键合达到严格的叠加要求。

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电性能与材料分析

任何键合技术的最终验证在于其电性能和结构完整性。菊花链连通性作为混合铜键合验证的主要性能指标。2微米键合垫间距获得优异菊花链连通性源于多个工艺要素的协同优化：CMP工艺中的铜垫凹陷和整体侵蚀控制、等离子体激活工艺优化以增加键合能量同时最小化铜氧化，以及专门针对2微米间距要求的键合叠加改进。

图7展示了优异的电连通性，电阻分布在标称值附近非常紧密，表明电阻变化最小且整个晶圆上的键合质量很高。

键合界面的结构完整性已通过透射电子显微镜进行了全面表征。这些详细的截面分析显示了铜对铜键合和碳化硅氮介质键合界面的质量。这些界面中没有空洞和分层证实了键合工艺的有效性，并验证了该方法在实际应用中的可行性。

图8中的透射电子显微镜图像提供了键合界面的详细视图，显示了优异的铜对铜键合和碳化硅氮介质键合，没有空洞或分层。

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先进的键合后工艺

在成功将芯片键合到晶圆后，几个精密的后处理步骤实现了晶圆重构方法，使这项技术与标准半导体制造工艺兼容。岛式芯片研磨代表第一个关键步骤，将单个键合芯片减薄到精确厚度，同时在整个晶圆上保持优异的总厚度变化。这个工艺需要仔细优化以实现必要的均匀性，而不损伤精密的键合结构。

芯片间间隙填充工艺代表了与传统封装方法的重大不同。这种方法不使用传统封装中典型的有机模塑化合物，而是采用厚氧化物沉积来填充芯片之间的空间。这种选择实现了与标准半导体制造工艺和设备的完全兼容性。成功沉积超过30微米的低温厚氧化物层而不开裂，证明了这种方法的稳健性。

图9中的截面扫描电子显微镜图像显示了(a)芯片间成功的厚氧化物沉积超过30μm而无开裂，以及(b)CMP平坦化后实现的优异表面形貌。

最终的平坦化步骤采用高去除率CMP工艺和非选择性浆料配方来实现所需的表面平整度。这个工艺的成功通过芯片间的最小凹陷来衡量，这已通过原子力显微镜测量进行了量化。在重构晶圆表面上实现优异形貌使后续处理步骤成为可能，并证明了整个晶圆重构方法的可行性。

图10中的原子力显微镜扫描显示了CMP平坦化工艺后实现的最小表面变化和优异平整度，芯片间凹陷非常低。

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技术成就与应用前景

本文探讨了3D异构集成的创新方法，演示了2微米键合间距晶圆到晶圆混合铜键合。主要成就包括键合间距成功缩放到亚2微米尺寸、通过优化菊花链性能演示了优异的电连通性、成功实施晶圆到晶圆键合后的岛式芯片研磨、使用厚氧化物沉积的有效芯片间间隙填充，以及通过高去除率CMP平坦化与非选择性浆料实现优异表面形貌。

这项技术的意义远超直接的技术成就。与制造工艺兼容的晶圆重构工艺为不同技术和材料的异构集成提供了新的可能性，同时保持与现有半导体制造基础设施的兼容性。实现如此精细键合间距的能力支持了互连密度，这对下一代HPC和AI应用来说是必需的。