台积公司与新思科技合作推出针对高效能运算平台（High Per

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摘要：

新推出的创新科技含多项新的实施技术，包括Design Compiler® Graphical和IC Compiler™ II的通过铜柱优化

新思科技专门为芯片设计人员打造了专属流程，帮助他们在台积公司的高效能运算平台(TSMC HPC Platform)实现最佳设计成果

台积公司与新思科技合力推出多项新技术，以解决高效能运算密集设计的挑战

（台北讯）新思科技（Synopsys）近日宣布，其与台积公司合作推出针对台积公司的高效能运算（High Performance Compute）平台的创新技术；这些新技术是由新思科技与台积公司合作的7纳米制程Galaxy™ 设计平台的工具所提供。双方共同开发的技术包括：通路铜柱（via pillar）、多源树合成（TCS）和时钟网格（clock mesh），以及可配合关键网（critical net）上阻力及电阻的自动化总线布线等功能。在这些新科技的支持下，台积公司与新思科技帮助芯片设计人员针对7纳米制程进行了先进的高效能设计。

通路铜柱是一种透过减少通路电阻与提升电迁移的强度来提高效能的新技术。Design Compiler Graphical和IC Compiler II已将通路铜柱无缝融入其流程中，包括：在电路网表中插入通路铜柱、在虚拟绕线图中模拟通路铜柱、通路铜柱的合理摆置（legalized placement），以及支持通路铜柱的细部绕线、萃取（extraction）和时序。IC Compiler II的多源CTS和混合时钟网格在关键网上插入通路铜柱之后，全局（global）与局部布线再调整讯号绕线，以插置通路铜柱。IC Compiler II可打造出高度定制化网格的低偏差与高效能的频率设计，以及针对频率进行自动H树创建(H-tree creation)。此外，IC Compiler II也可搭配关键网的阻力及电阻，进行自动化的总线布线，并且支持非预定义布线和允许使用者设定层宽度和间距。

新思科技设计事业群产品营销副总裁BijanKiani表示：“新思科技在设计前端到物理实施的流程具备整合且专业的技术，而结合台积公司顶尖的制程科技，开发出辅助高效能设计的创新技术。藉由这些创新技术，我们的共同客户将可创造最先进的高效能设计。”

台积公司设计基础架构营销事业部资深协理Suk Lee指出：“台积公司致力于协助半导体设计人员运用最新的制程科技来打造最快速的芯片，以符合现代芯片设计的高效能要求。因此，我们与新思科技密切合作，共同针对台积公司的HPC平台推出基于ASIC的设计流程及方法论。”

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