为何说嵌入式FPGA改变了芯片和SoC的未来设计方式

xzcxnihd · 发表于 2017-2-26 16:00:52

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芯片设计人员今天面临的最关键的问题之一是在设计过程中实时重新配置RTL，甚至在系统中也是如此。不幸的是，芯片设计人员无法及时知道是否必须这样做。在这一点上，任何变化都会花费数百万美元，并将项目推迟数月。
有了嵌入式FPGA，这个问题便解决了。芯片设计人员在开展项目时，会知道他们在项目期间拥有随时更改RTL的灵活性，这是前所未有的。
因为嵌入式FPGA是一种新技术，在开始介绍之前，我们要将其与已经存在了几十年的标准FPGA之间的差别说出来。从根本上讲，嵌入式FPGA是一个IP block，允许将完整的FPGA集成到SoC或任意类型的集成电路中。正如RAM，SERDES，PLL以及处理器一样，从单独的芯片转变成常规的IP block。FPGA现在也是一个IP区块。
FPGA在可编程互连结构中组合了可编程／可重配置逻辑块阵列。在FPGA芯片中，芯片的外缘由GPIO，SERDES和专用PHY（如DDR3 ／ 4）组成。在高级FPGA中，I／O环约占芯片的1／4，架构约占芯片的3／4。“架构”本身在如今的FPGA芯片中大多是互连，其中20－25％的结构面积是可编程逻辑，75－80％是可编程互连。

嵌入式FPGA是一种没有周边环形GPIO，SERDES和PHY的FPGA架构。相反，嵌入式FPGA使用标准数字信号连接到芯片的其余部分，实现非常宽，非常快的片上互连。
深入嵌入式FPGA内部之原始的构造块
FPGA中的可编程逻辑块是查找表（LUT），它可以通过编程实现任意布尔函数：4个，5个或6个输入具有一个或两个输出。
在Flex Logix EFLX阵列中，LUT是一个双4输入LUT，它可以组合形成一个5输入LUT。LUT输出可以任意存储在触发器中。LUT通常被分组为具有进位逻辑的四个组，以便于加法器和移位器。

另一个可编程逻辑块是MAC（乘法累加器）或DSP加速器块。
在Flex逻辑EFLX阵列中，有一个22位预加器，一个22x22乘法器和一个4位后置加法器／累加器。 MAC可以组合或级联以实现快速DSP功能。

可编程逻辑块由设置LUT数值的配置位编程，选择是否旁路使用触发器，是否激活进位逻辑等。配置位还对MAC的操作进行编程。通常在FPGA中，配置位从外部闪存加载。
对于嵌入式FPGA，它是相同的，因为几乎所有的SoC都有一个从外部闪存引导的ARM／ARC ／MIPS等处理器。同样的闪存用于存储嵌入式闪存的配置位。
可编程逻辑块接收输入并将输出发送到互连网络，该互连网络允许从FPGA架构中的任意逻辑块可编程地进行连接。互连结构同样也由配置位编程。互连结构通常是FPGA架构的主体。
嵌入式FPGA的主要区别是互连结构的设计。最佳互连使用较小的面积和较少的金属层，同时提供资源的高利用率。
与FPGA芯片不同，嵌入式FPGA中没有PHY／SERDES／PLL。嵌入式FPGA中有一个I／O环，但它是真正简单的数字互连到芯片的其余部分。嵌入式FPGA有成百上千的互连，它们可以在芯片内全速运行。这种I／O宽度和带宽的增加是将FPGA嵌入到芯片的巨大优势。