3nm之后，下一个主要节点的晶体管如何选？

shuszhao

晶体管尺寸缩小速度减慢，成本却依然在快速飙升，尽管如此，业界仍在寻找5到10年之后的新型晶体管——尤其是对于2nm和1nm节点。
晶体管尺寸缩小速度减慢，成本却依然在快速飙升，尽管如此，业界仍在寻找5到10年之后的新型晶体管——尤其是对于2nm和1nm节点。
具体来说，业界正在为3nm的下一个主要节点确定和缩小晶体管选项。根据国际半导体技术路线图（ITRS）2.0版，2.5nm和1.5nm这两个工艺节点，预计将分别在2027年和2030年出现。
另一个机构微电子研究中心（Imec）在时间方面更加积极，称将在2024年实现2.5nm左右的工艺节点。
很难预测3nm以下会发生什么。实际上，由于此领域存在众多未知和挑战，3nm及以下的工艺可能永远不会实现。到那时芯片尺寸缩小最终可能失去动力。
目前及以后的几代技术可能在5nm以下提供足够的性能。当今领先的晶体管类型finFET可能会发展到5nm或3nm（取决于节点的定义方式），之后，在4nm/3nm，一些正迈向下一代GAA（GAA：gate-all-around）晶体管，finFET放置在一侧，栅绕在其周围。
但业界仍有可能需要GAA之外的新的更快的器件。在高性能计算、人工智能和机器学习复兴之际，许多人认为很有必要尽可能地推动技术的发展。在未来，自动驾驶、5G、移动和服务器也需要更多的动力。所以在研发方面，业界正在研究2.5nm和1.5nm下的多种技术。在这些节点上，此行业可能会向以下这些方向发展：
发展GAA 晶体管或开发更复杂的技术，如互补场效应晶体管（CFET）和垂直纳米线晶体管。使用新材料调整现有的finFET，创建负电容场效应晶体管（negative-capacitance FET ：NC-FET）。将器件集成到高级封装中。图1：下一代晶体管架构。来源：Imec / ISS
当然还有其他的选择，但预测哪个会脱颖而出还为时过早。Intel高级研究员兼工艺结构与集成主管Mark Bohr说：「finFET是一个成功的创新。他们至少还可以发展一两代。除此之外，我们还可以将材料换为锗或III-V沟道。可能会有GAA，但目前还不清楚最终哪个会取代finFET。」
Bohr说：「无论是负电容场效应晶体管、GAA还是III-V沟道，你都必须认识到现代的逻辑产品要求非常苛刻。高的迁移率固然很好，但漏电流也必须很小，必须有低的亚阈值电压和电源电压。所以现在，我不确定在全面考虑目前CMOS可以实现的性能后，谁会是真正的赢家。在选出最后的赢家之前，我们还有其他


为什么要缩小？

多年来，集成电路增长引擎一直围绕着摩尔定律，摩尔定律指出，每18个月晶体管密度翻一番。根据摩尔定律，为了降低每个晶体管的成本，每18个月，芯片制造商推出一个新工艺。
摩尔定律是可行的，但同时它也在发展。在每个节点上，工艺成本和复杂性都在飞涨，所以一个完全按比例缩小的节点的改变节奏从18个月延长到2.5年或更长。另外，大多代工厂客户承担不了迁移至更先进节点的费用。
并非所有人都在转向领先的节点。28nm及以上的工艺仍有很大的需求。令人惊讶的是，200nm晶圆厂需求仍然强劲。联电（UMC）的联席总裁Jason Wang在最近的一次电话会议上表示：「2018年各个应用对8英寸的需求仍很强劲，包括RF开关的移动领域、微控制单元（MCU）、嵌入式领域及显示领域。现在最具挑战性的事情是实际管理客户，因为现在的需求势不可挡。」
不过，也有一些应用需要最新的工艺，例如机器学习、服务器和智能手机。
又如，D2S销售基于图形处理器的专用高端系统。该系统用于各种半导体制造应用。 D2S首席执行官Aki Fujimura说：「所以我们总是位于利用可用计算能力的边缘，我可以非常有信心地说，我们还有很多通过计算能力来改进半导体制造的方式。我确信所有其它用于高性能计算的应用领域都有类似的情况。特别是随着深度学习的兴起，我预测7nm以下对更高性能计算的渴望将继续增长。」
有些应用需要成熟和先进的工艺，例如，汽车尤其是自动汽车。TEL的高级技术人员Ben Rathsack说：「有两种不同的生态系统。AI计算、车内的传感器和控制器，对那些较老的节点技术的需求正在增加。然后是英伟达的处理器，它们可以做AI处理，当然，它们正在推动高端发展。」
同时，用于目前器件的制造工具已经准备好。但对于2.5nm和1.5nm来说，仍有一些差距。为了实现这些节点，行业需要以下新技术：
新的光刻。7nm / 5nm需要极紫外（EUV）光刻技术。 然而， 3nm以下可能需要下一代EUV技术，称为高数值孔径（NA）EUV。选择工艺。芯片制造商还需要更广泛的选择性沉积和蚀刻技术，使供应商能够在精确的位置沉积和刻蚀材料。新的互连方案。 芯片的布线方案过于拥挤，需要新材料。而且，在每个节点，缺陷越来越小，也更难找到。KLA-Tencor营销与应用副总裁Mark Shirey说：「横向缩放，即更密集的晶体管布局，需要检测较小缺陷，也需要设计感知检查和审查。垂直缩放推动了检测和验证隐藏缺陷的需求。」
Lam Research高级副总裁兼技术研究员David Hemker在最近的一次活动中说：「问题变得越来越困难和复杂。但这个行业普遍的一个现象是，复杂和困难也意味着机会。」
在谈到摩尔定律和其它相关话题时，Hemker补充道：「我们非常看好摩尔定律可以继续用在任何器件。我们希望达到3nm甚至更低，因此有很多选择。」


正在进化的finFET

与此同时，今天，芯片制造商正在增加10nm / 7nm的 finFET。 在finFET中，电流的控制是通过在鳍三个侧面的每一面加一个栅极来完成的。
图2：FinFET与平面晶体管。 来源：Lam Research
根据ITRS路线图，在7nm之后，之后的技术节点为5nm，3nm，2.5nm和1.5nm。但是，这些节点出现的顺序不定，节点任意命名的，并不反映晶体管的规格。
那么finFET会持续多久？ IMEC半导体技术和系统执行副总裁An Steegen表示：「我们相信finFET会持续到5nm节点，当然，这取决于缩小栅间距的困难程度。如果稍稍放宽栅间距，finFET将持续更长时间。finFET之后，纳米片——拉长的纳米线，是很好的候选者。」
一些人认为，finFET的继任者是下一代称为横向GAA晶体管技术。在2020年左右预计会发展到4nm和/或3nm，GAA是finFET进化的下一步。
两种主要类型的全栅FET是纳米线FET和纳米片FET。在纳米线FET中，细线用作通道，纳米片FET则将片状材料用作通道。
图3：（a）finFET，（b）纳米线和（c）纳米片的横截面模拟。来源：IBM
GAA对门有更好地控制，提高了性能，减小了泄露。应用材料公司（Applied Materials）技术项目总经理Mike Chudzik说：「这种改进的门控制可以继续使门长度得以缩小。」
使用现在的晶圆厂工具和设计技术可以发展GAA器件。例如，芯片制造商可以利用设计技术协同优化这种成熟技术。
这里的想法是每个节点下减少标准单元layout的轨道高度和单元大小。标准单元是设计中的预定义逻辑单元。这些单元放置在一个网格中。轨道定义了标准单元layout的高度。例如，根据Imec的说法，7nm下可能有6轨道高度的单元，使器件的栅间距为56nm，金属间距为36nm。
根据Imec的说法，4nm / 3nm下涉及5.5-4.5轨道高度的layout，使栅极间距从36nm到42nm，金属间距从21nm到24nm的器件成为可能。
图4：缩放增强器（scaling boosters）下的单元库缩放。 来源：Imec
基于路线图，横向纳米线/纳米片FET可以从4nm / 3nm发展到约2nm，这意味着该技术可能仅持续一或两个节点。
在2nm下，该行业面临一些障碍。理论上说，2nm器件将由3轨高度layout构成，但至少现在这种类型的方案很难想象。Imec的项目总监Diederik Verkest说：「制造一个标准的单元至少需要3轨道高度。使用这种架构，会非常有挑战性。」
总而言之，这个行业可能需要一个新的解决方案。 但芯片制造商不想从头开始。 而倾向于基于现有的工作和制造技术进行改进。
图5：Imec对晶体管路线图的看法。
Imec提出了两种选择——互补场效应晶体管（CFET）和垂直纳米线。 针对2.5nm及以下的工艺，CFET是一种更复杂的全栅型器件。传统的全栅场效应晶体管将多条p型导线堆叠在一起。在单独的器件中，晶体管彼此堆叠n型导线。
在CFET中，是将nFET和pFET导线相互堆叠在一起。CFET可以将一个nFET堆叠在pFET导线的顶部，或者将两个nFET堆叠在两个pFET导线的顶部。
由于CFET将n型和p型器件叠放在一起，这样晶体管有一些优点。Verkest说：「主要好处是面积，面积缩放带来了功率和性能上的优势。就静电控制而言，CFET与一般的纳米线相同，它们都是GAA结构。」
其它的好处还不清楚。CFET可以使面积缩的更小，但它样与传统GAA晶体管的规格大致相同。
CFET更难制造，可能需要更高的结构。这反过来可能意味着更高的电容。
另一种解决方案是垂直纳米线FET（VFET）。横向GAA晶体管将导线水平堆叠。 相反，VFET垂直地堆叠导线。 源极，栅极和漏极堆叠在一起。这意味着面积会有所增加。
图6：横向纳米线FET与垂直纳米线。 FET来源：Imec
VFET有一些缺点。VFET是缩放SRAM的有效器件，但它不是一个缩小逻辑单元的器件。
VFET也很难在晶圆厂制造，但该技术已在实验室中得到证明。在IEDM上，Imec、Lam Research和KU Leuven提交了一篇关于垂直纳米片和III-V材料的VFET论文。 在该工艺中，图案通过电子束光刻在结构上形成。 根据此论文，通过蚀刻表面，形成直径范围从25nm到75nm，阵列为1到100的垂直纳米线。


什么是负电容场效应晶体管？

还有其他选择。 2008年，普渡大学（Purdue University）的研究人员提出了负电容FET（NC-FET）的想法。
针对3nm及以下工艺，NC-FET不是新器件。一个NC-FET采用现有的晶体管和基于氧化铪的高k /金属栅叠层，然后，栅极叠层被修改为铁电性质，产生远低于60mV/decade极限的陡峭的亚阈值斜率器件。
图7：负电容FET。 资料来源：PeterGrünberg半导体纳米电子学研究所
平面器件、finFET甚至GAA器件都可以使用铁电性质进行改进，只要它包含氧化铪。 Applied的Chudzik说：「基本上，铁电体就像电压放大器。你输入一个电压，由于它相互作用的方式，会放大电压。这就是得到增强的亚阈值斜率的原因。」
图8：NC-FET原理图。 来源：SRC，内布拉斯加大学林肯分校
NC-FET与隧道FET（TFET）属于同一类别，都可用作未来陡峭的亚阈值晶体管。虽然，TFET与NC-FET不同，TFET需要一个全新的结构。
NC-FET与一种称为铁电FET（FeFET）的技术有关。 NC-FET和FeFET都利用氧化铪中的铁电特性。
FeFET和NC-FET不同。正在开发FeFET的公司Ferroelectric Memory Co.（FMC）的首席执行官StefanMüller说：「最重要的区别是，NC-FET用于逻辑，而FeFET用于存储。一般而言，NC-FET是没有非易失性存储性质的逻辑器件，FeFET是一种非易失性存储器件。」
在这两种情况下，将铁电材料夹在两种其它材料之前并通过沉积将其沉积到基于铪的栅极叠层中。Müller说：「在 FeFET中，希望使铁电体和硅体材料之间的缓冲区尽可能薄，这与数据保留有关。缓冲层越薄，数据保留越好。NC-FET不同，NC-FET晶体管不用保留数据。也就是说，铁电体和硅体之间的缓冲层的要求不同。」
举例来说，GlobalFoundries最近发表了一篇关于14nm finFET测试的论文，该论文在栅堆叠中结合了掺杂的二氧化铪铁电层。 GlobalFoundries将其称为14nm铁电finFET，可以归类为具有负电容的finFET或NC-FET。
在14nm finFET中，GlobalFoundries测试厚度为3nm，5nm和8nm的铁电层。他们还测试了1.5nm的未掺杂层。GlobalFoundries高级技术人员Zoran Krivokapic说在论文中说：「我们发现8nm薄膜仍可以产出功能器件（functional device）。 铁电器件显示改进的亚阈值斜率低至54mV / dec。这是我们第一次展示带有铁电器件的环形振荡器可以在类似于常规电介质的频率下工作，而改善的亚阈值斜率降低了它们的有功功率（active power）。」
虽然NC-FET面临一些挑战，但Applied的Chudzik说：「有很多的希望和兴趣，也有很多未解决的问题。有了栅，放置铁电材料的体积有限。铁电材料很厚，50到80埃。这将使现代finFET与它的差距减小。该行业已经处于7nm，所以他们需要不改变其铁电性质的前提下缩小这种材料。可靠性是一个挑战。由于一些寄生效应，也可能会有一些独特的器件设计限制。」


其他解决方案

IC制造商也在寻求芯片缩小的替代方案。其中一个想法是将多个器件放在一个高级封装中，这样可以在较低的成本下提供与缩放器件相同的功能。
有人称此为混合缩放或异构集成。Imec的Steegen说：「我不认为人们会说，‘现在我们将停止器件缩放，切换到混合缩放，想一下现在的封装，不同的堆叠方式用于一种封装，你可以看到这已经成为混合缩放的一种形式。你可以说它现在已经开始，也可以继续在这条道路上前进。
下一步是什么？ 超过1.5nm，路线图将看不到“阳光”。在Imec的路线图上，有几种未来科技，如TFET和自旋波器件，也可能是3D纳米结构（3D NAND的逻辑版本）。
这些未来器件将需要新的工具和材料，也需要资金。
很明显，比5nm以下出现的问题还要多。也许GAA是答案，也许研究人员会偶然发现一种新技术。当然，今天的技术可能会持续更长时间，推开这些新型晶体管的需求。

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真是涨知识了