Achronix加入台积电（TSMC）半导体知识产权（IP）联盟计划

似水流年

Achronix加入台积电（TSMC）半导体知识产权（IP）联盟计划

基于现场可编程门阵列（FPGA）的硬件加速器件和高性能嵌入式FPGA（eFPGA）半导体知识产权（IP）领导性企业Achronix半导体公司（Achronix Semiconductor Corporation）已加入台积电IP联盟计划，该计划是台积电开放创新平台（OIP）的关键组成部分。Achronix屡获殊荣的Speedcore™eFPGA IP针对高端和高性能应用进行了优化。SpeedcoreeFPGA IP现已可用在TSMC 16nm FinFET Plus（16FF +）和N7工艺技术上，并且很快将在TSMC 12nm FinFET Compact Technology（12FFC）上可用。

Achronix先前宣布了其用于Speedcore IP的、现已可提供客户使用的Gen4 FPGA架构。与以前的Speedcore架构相比，Speedcore Gen4架构的性能提高了60％，功耗降低了50％，芯片面积减少了65％，同时保留了SpeedcoreeFPGA IP的原有功能，将可编程硬件加速功能带到广泛的高性能计算、网络和存储应用中。Achronix将于9月26日参加在圣克拉拉市举行的台积电开放创新平台生态论坛（TSMC Open Innovation Platform Ecosystem Forum），并在420号展位上展示其SpeedcoreeFPGA IP如何针对每个客户的应用进行独特的规模定制和优化。

“Achronix的SpeedcoreeFPGA IP实现了提供最高性能硬件加速功能与同时保留适应新工作负载的灵活性之间的最佳平衡。这是在计算、网络和存储卸载等领域进行SoC开发所面临的关键设计要求。”Achronix市场营销副总裁Steve Mensor说道，“Achronix是唯一一家能同时提供基于高性能独立FPGA芯片的数据加速器和eFPGA IP技术的公司。有兴趣在其ASIC / SoC中使用Achronix的SpeedcoreeFPGA的公司可以确信，他们将获得与Achronix在其自身产品中使用的、同样高质量的FPGA技术。”

SpeedcoreeFPGA IP是一种完全可扩展的架构，可支持从5K大小的6输入查找表（6LUT）到1M大小的6LUT的逻辑阵列，并支持包括存储器、用于滤波的数字信号处理器（DSP）单元块和针对AI / ML应用优化的机器学习处理器（MLP）单元块在内的其他可编程单元块。Achronix的高质量ACE设计工具可支持Speedcore IP。

“CPU内核、GPU内核以及现在的eFPGA都是芯片创新的关键IP，这些创新专注于人工智能、5G无线基础设施、汽车和边缘计算等领域中瞬息万变的应用。”台积电设计基础设施管理部门高级总监Suk Lee说，“我们很高兴地看到Achronix携其优化的SpeedcoreeFPGA IP解决方案加入到我们的IP联盟计划，从而使我们的客户能够获得流畅的设计体验、便捷的设计重用以及快速集成到整个设计系统中。”

小鑫鑫