高级封装正在成为潮流

shuszhao

展望未来，我们可以从几方面大概预测一下高级封装技术未来值得关注和探索的方向。首先，从电路系统的角度来说，高级封装在封装级别引入了新的互联，因此许多围绕“互联”的电路将会变得更加重要……

一年一度的ISSCC 2020刚刚落下帷幕。ISSCC是半导体芯片行业最顶级的会议，在会议上发表的论文可以作为半导体行业的风向标，为我们指明未来行业发展的方向。
今年的ISSCC上，我们看到的一个重要势头就是高级封装，包括chiplet的广泛应用。正如我们在四年前所预言的（见摩尔定律何去何从之二：More Moore or More Than Moore?），高级封装正在成为半导体行业最关键的技术。本文将从行业的角度谈一下这些高级封装技术的影响。

高级封装／chiplet背后的推动力


高级封装和chiplet技术背后的推动力，一言以蔽之，就是“摩尔定律发展遇到了瓶颈”。随着半导体工艺节点越来越接近物理极限，带来了两个影响：其一就是新的工艺中良率偏低，换句话说就是成品芯片的成本很贵（因为一块过了封测的芯片背后可能就有着n块测试挂了的芯片）；其二就是新的半导体工艺技术研发门槛过高，全球也就TSMC和三星能玩得起，连摩尔定律的缔造者Intel都已经在半导体特征尺寸的竞赛中退居二线至今尚未推出7nm技术，可见最先进的半导体技术的难度之高。
既然新的半导体工艺研发这么难，良率也不好做，那么半导体工艺和芯片性能是否能就原地踏步，长期维持现有水准呢？这一点无论是半导体fab、芯片厂商还是电子产品厂商都不会答应，因为这就意味着高科技行业的半壁江山就此倒塌——TSMC、高通等半导体芯片公司将从全球最顶尖的高新技术公司蜕化为类似炼钢厂这样的夕阳行业中的资本密集型公司，股价一落千丈，而半导体相关专业将会因为工作待遇差而成为大学中的劝退专业；至于小米这样的电子厂商也没办法每年发布一款旗舰机了（因为年年芯片性能都一样），这样一来将会给全球经济格局带来巨大的冲击。
这样看来，半导体工艺特征尺寸再缩小太难，但是芯片行业又不能停滞不前，那么半导体行业就要另辟蹊径来继续推动芯片性能。这个“蹊径”就是高级封装（包括芯片粒chiplet）。所谓高级封装和chiplet，简而言之就是可以把使用不同工艺制造的芯片混搭式地集成在一个封装里面。在这样的模式下，原来一块集成了很多模块的大SoC可以拆解成多个chiplet，再用高级封装技术来把chiplet集成到一起。原来必须使用单一工艺制造的大SoC一旦拆解为多个小chiplet，那么设计的灵活度就高了很多。首先，每个chiplet根据其包含的模块可以用不同的制程设计制造，高性能处理器核心可以用最先进的半导体节点，而IO、Analog／RF这类就可以使用较为成熟的工艺去设计制造，这样来说比起全部用最先进半导体工艺的成本就大大下降了。其次，使用最先进半导体工艺设计制造的chiplet的面积也会比起一整个SoC小很多，那么其良率也会大大提升（因为随着芯片面积上升，良率会随之下降）。
这本次ISSCC上，我们看到了来自各路半导体势力对于高级封装／chiplet的推动。Intel就是推动高级封装／chiplet的急先锋——随着在半导体节点竞赛中逐渐落后，Intel现在就指着高级封装技术来翻身了。本次的ISSCC上，Intel在Session8中发表了Lakefield处理器，该处理器将使用多块10nm制造的计算芯片（computedie）堆叠在使用22nm制造的基底芯片（basedie）上。10nm计算芯片与22nm基底芯片之间使用TSV通孔做电气互联，同时计算芯片之间的通信则通过基底芯片中的互联来完成。

                               
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同时，Intel的老对手AMD也不遑多让，在今年ISSCC的Session 2中发表了使用类似思路设计的第二代EPYC。与Intel的区别在于EPYC完全使用了2.5D架构的高级封装，而Intel则使用了3D堆叠。

                               
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高级封装未来展望


由今年ISSCC上发布的一些商用芯片我们认为目前高级封装技术已经进入了商业应用的第一阶段，即技术的成熟度（包括工艺、CAD等）已经能支撑大规模量产产品，但是我们认为高级封装真正的潜力还没有被发挥出来。
展望未来，我们可以从几方面大概预测一下高级封装技术未来值得关注和探索的方向。首先，从电路系统的角度来说，高级封装在封装级别引入了新的互联，因此许多围绕“互联”的电路将会变得更加重要。举例来说，之前在整个SoC中，SerDes应用的场合很有限，但是在高级封装中，chiplet之间的互联很大大提升SerDes的使用频率。更上一层来看，用于传统SoC的片上网络NoC将会进化升级到用于2.5D／3D高级封装的版本，其网络规模将大大提升，这也给NoC带来了机会以及挑战。
在电路之上的架构设计层也有大量值得探索的。举例来说，目前无论是Intel还是AMD，都还没有做异质集成——目前的高级封装集成大多数还是把一块大的CPU拆成多块（AMD），最多就是CPU+GPU（Intel），那么这样看来如何实现模块级别的异构chiplet用高级封装集成将会是非常有趣的芯片架构设计问题。举例来说，现在在未来架构的发展方向上一直有异构计算和dark silicon之争，异构计算派主张对于不同的任务去设计专用的模块来高效计算，而dark silicon的观点则认为异构计算范式中如果大量使用专用化设计的模块，那么在处理某个专用任务时其他模块都会闲置，这就造成了芯片面积和成本的浪费，因此dark silicon派更倾向于去设计一个较为通用，能在多个任务中都能取得较好效率的处理模块，从而避免这种浪费。在高级封装+chiplet的潮流中，究竟是异构派会占上风，还是darksilicon派会更胜一筹？事实上，两派都能从高级封装+chiplet中获得好处，例如对于异构集成来说，使用合适的工艺去实现不同的专用处理模块无疑是降低了成本，这样模块闲置带来的浪费从成本角度来说就更低了；而对于dark silicon来说，异构集成降低了大规模集成众核的成本，并且有可能通过在芯片间互联上创新可以实现更好的数据流，从而能实现更高效的通用化处理方案。
从商业模式来说就更有意思一点，因为chiplet有可能取代目前的IP授权（或者说，未来IP授权会拓展的chiplet）。半导体行业中存在几个重要的商业模式转折，第一次是Fabless兴起，Fabless芯片公司无需拥有自己的Fab就可以在代工厂生产芯片，这大大降低了芯片设计公司的门槛。第二次转折是IP授权模式+SoC，它又再次降低了芯片设计的门槛，有些SoC厂商甚至不需要自己设计电路模块，只需要有能力选择IP并且能会集成IP就能做SoC。而未来chiplet模式成熟之后，可能会成为半导体行业商业模式的第三次转折，因为芯片系统公司甚至都不用走完整的流片过程，而只需要在封装级别做chiplet的集成就能拥有自己的芯片系统。随着门槛降低，半导体行业将会涌入更多新鲜的血液并诞生新的机会。让我们拭目以待！

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