RISC-V硬盘处理器？希捷发布！令机械硬盘性能暴涨3倍！

shuszhao

RISC-V架构处理器凭着开源没有IP纠纷的优势，得到了全球各大厂商的青睐，国外有IBM，谷歌等，国内有阿里等都推出了自己的RISC-V处理器芯片，近日，又传来国际硬盘制造大厂发布自己的RISC-V架构处理器，基于此处理器的硬盘性能提升达到3倍！
硬盘巨头希捷公布了基于RISC-V架构设计的两款全新处理器，可加快数据中心和边缘的实时分析。事实上，虽然希捷的核心产品是硬盘，但是对于芯片设计经验丰富，硬盘中的很多控制芯片都是希捷自己的。

                               
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仅仅在过去一年，希捷就交付了近10亿颗集成了RISC-V内核的芯片。
希捷新设计的两款RISC-V处理器，其一支持开放标准的内核，旨在实现高性能，已在机械硬盘中完成了功能验证，另一款则用于面积优化，已完成设计，正在构建。
与当前解决方案相比，新的高性能内核可将实时的、关键的硬盘工作负载性能提升高达3倍，另外还支持高级伺服(移动控制)算法，用于控制磁头在邻近磁道之间的移动，可实现更精细的定位。
面积优化型内核具备可灵活配置的微架构、功能集。经过优化的内核既优化了封装面积，也降低了功耗，从而辅助或支持后台工作负载。
它还可以执行安全敏感型边缘计算操作，包括新一代后量子加密。
两款处理器都集成了RISC-V的安全特性，在边缘端、云端都可以带来更强大的数据可靠性、安全性、移动性，而希捷本身也是OpenTitan(安全芯片设计开源项目)的成员之一。
值得一提的是，另一大硬盘巨头西数也在2018年底就发布了基于RISC-V指令集的自主通用架构SweRV、开源的SweRV指令集模拟器(ISS)，并向第三方芯片厂商开放，2019年底又发布了两款微控制器专用CPU SweRV Core EH2、SweRV Core EL2。


盘点基于RISC-V的处理器



1. Rocket，BOOM

很多RISC-V开发者，无论硬件还是软件，首次接触的CPU core就是Rocket。Rocket Chip Generator可以生成包括Rocket core的一整套SoC，各种参数统统可配置。Rocket Chip是用Chisel开发的，初学者（CPU设计开发的数字前端初学者，尤其是只懂Verilog的初学者）要去看Rocket的代码还是会有些吃力的，对初学者不太友好。不过正因为其面世较早，又有Berkeley的纯正血统，粉丝众多，很多paper都是基于Rocket Chip做的，资料也很好找，但似乎没有详细的官方文档。

                               
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Rocket chip带MMU，支持操作系统，所以在上面跑Linux是没有问题的。Rocket chip使用Tilelink总线，支持缓存一致性的一款总线。支持Verilator+OpenOCD+GDB仿真。

                               
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Rocket是64位CPU core（也是今天介绍的几款处理器中唯一一款64位的），采用经典五级流水，顺序执行，单发射，还支持各种分支预测。BOOM（Berkeley Out-of-Order Machine）基于Rocket，乱序执行，BOOM有还算比较详细的文档。这两个用来学习还是很不错的。而且Rocket还是比较成熟的，基于Rocket core已经有很多ASIC产品了。只是Chisel是道坎，CPU设计还没开始学就跳进Chisel的坑里去了！
一句话总结：Berkeley纯正血统，但欲学本core，必先入Chisel之坑。


2. Hammingbird E203

蜂鸟处理器是在国内RISC-V社区大名鼎鼎的芯来科技开发的RISC-V MCU系列。E203是其开源的一款单privilege mode，两级流水（不严格说法）的MCU，主打小面积、低功耗。使用Verilog开发。麻雀虽小，五脏俱全，也包括debug module，代码严谨优美，用来学习设计没得说。官方文档不算多，但是市面上可以买到胡振波大牛写的两本书，也算是学习资料丰富了。

                               
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开源的E203在github上其实是一个SoC平台。E203使用自定义的类AXI接口，支持debug spec 0.11。唯一的缺憾是没有官方的verilator环境，如果使用verilator的话得自己搭个环境了。像我这种在家用不了商业仿真软件（也不愿意装D版）的硅农，只能用意念仿真了，目前还是看看代码，等有时间的话Port一个verilator仿真环境过去。开源蜂鸟E203支持Icarus Verilog开源仿真工具，这个仿真工具不知道还有没有人维护，就我以前使用而言，几乎只能仿纯verilog，对于很多不可综合的写法也不支持，使用非常受限，就更别提把GDB接入到仿真了。

                               
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3. Ibex

提到开源RISC-V就不能不提Riscy系列了，尤其是zero-riscy，使用很广泛。Ibex是脱胎于zero-riscy的core，支持RV32IMC及一些Z系列指令，由LowRISC维护。Ibex小巧精悍，文档详实，学习资料丰富，支持verilator， 可以使用verilator+openOCD+GDB 仿真时debug。对于我这样的重度Verilator依赖者来说非常友好。

                               
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Ibex支持machine mode和user mode两种privilege mode，可以实现比单machine mode更加丰富的功能。Ibex采用system verilog开发，对于传统的IC工程师是个好消息。Ibex现在也支持了指令cache了，提高了performance，但装了cache会让core变得臃肿很多，对于学习cache controller的设计是个好事情。
Ibex使用类TLUL的自定义接口，官方的SoC是PULP。Google的OpenTitan项目也是基于Ibex。相关的设计学习资料算是相当多了。
github: https://github.com/lowRISC/ibex
文档：https://ibex-core.readthedocs.io/en/latest/introduction.html


4. VexRiscv

VexRiscv可配置，可支持RV32IMCA，可配置为经典5级流水。VexRiscv使用SpinalHDL开发，类似Chisel，也是一款基于Scala的硬件建构语言。可配置MMU，所以理论上可以支持操作系统。
VexRiscv有个官方的SoC：Briey，使用AXI接口。和Rocket Chip一样，支持Verilator+OpenOCD+GDB仿真。和Rocketchip一样都是使用scala解释器sbt工具，似乎超占内存。

                               
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VexRiscv文档很少很粗略。
github：https://github.com/SpinalHDL/VexRiscv


5. SweRV EH1

SweRV EH1是WD开发的其中一款RISC-V core，支持RV32IMC，双发射，单线程，9级流水，性能应该说是相当不错，28nm可以跑到1GHz。而且还有份详细的文档，不愧是大厂出品。

                               
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SweRV是使用Verilog/System Verilog开发，使用AXI接口，对熟悉AMBA且不想去学Chisel及Scala的同学来说是相当友好了。而且支持verilator，必须点赞。值得一提的是SweRV带指令cache，且实现了丰富的cache maintenance自定义指令，非常值得学习。

                               
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github: https://github.com/chipsalliance/Cores-SweRV


6. 无剑

阿里巴巴的平头哥也是基于RISC-V开源开发的处理器，想仔细研究一番，但入手后有些失望。代码是刻意处理过的，注释都被去掉了，代码段的排版也非常不利于阅读，甚至有些代码是接近网表的加扰后的代码，顿时失去了兴趣。平头哥目的应该是推广这套平台，里面包括软硬件系统及SDK，从开源的程度来看，重点应该是软件。当然我是从研究学习硬件部分出发来说的，如果是使用无剑平台，包括仿真、FPGA、软件开发，应该是没有问题的。
github: https://github.com/T-head-Semi/wujian100_open


7、兆易创新基于RISC-V内核的嵌入式处理器

2019年8月22日在北京宣布，在行业内率先将开源指令集架构RISC-V引入通用微控制器领域，正式推出全球首个基于RISC-V内核的GD32V系列32位通用MCU产品，提供从芯片到程序代码库、开发套件、设计方案等完整工具链支持并持续打造RISC-V开发生态。

                               
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作为GD32 MCU家族基于RISC-V内核的首个产品系列，全新的GD32VF103系列RISC-V MCU面向主流型开发需求，以均衡的处理效能和系统资源为RISC-V进入市场主流应用提供了高性价比的创新之选。新品首批提供了14个型号，包括QFN36、LQFP48、LQFP64和LQFP100等4种封装类型选择，并完整保持了与现有产品在软件开发和引脚封装方面的兼容性。这种前所未有的创新性设计在GD32的Arm®内核产品与RISC-V内核产品之间搭建起快速通道，将跨越处理器内核的产品选型和设计切换变得灵活自如，从而更易于实现代码移植并缩短开发周期，全面适用于工业控制、消费电子、新兴IOT、边缘计算、人工智能及垂直行业的深嵌入式市场应用。
GD32VF103系列MCU采用了全新的基于开源指令集架构RISC-V的Bumblebee处理器内核，是兆易创新(GigaDevice)携手中国领先的RISC-V处理器内核IP和解决方案厂商芯来科技(Nuclei System Technology)面向物联网及其它超低功耗场景应用自主联合开发的一款商用RISC-V处理器内核。
Bumblebee内核采用32位RISC-V开源指令集架构并支持定制化指令，更优化了中断处理机制。不仅配备了64位宽的实时计时器、可以产生RISC-V标准定义的计时器中断，还支持数十个外部中断源，具有16个中断级别和优先级，并支持中断嵌套和快速向量中断处理机制。低功耗管理可以支持两级休眠模式。内核支持标准JTAG接口及RISC-V调试标准，适用于硬件断点和交互式调试。Bumblebee内核也支持RISC-V标准的编译工具链，以及Linux/Windows图形化集成开发环境。
Bumblebee内核设计了二级变长流水线微架构，配备精简的指令预取单元和动态分支预测器，并融入多种低功耗设计方法。能够以二级流水线的代价，达到传统架构三级流水线的性能和频率，实现了业界一流的能效比与成本优势。这使得GD32VF103系列MCU在最高主频下的工作性能可达153 DMIPS，CoreMark®测试也取得了360分的优异表现，相比GD32 Cortex®-M3内核产品性能提升15%的同时，动态功耗降低了50%，待机功耗更降低了25%。
芯来科技CEO胡振波表示：“兆易创新是中国集成电路产业的标杆，也是中国通用MCU供应商的龙头。芯来科技目前已经具备领先的RISC-V处理器内核IP和工具链研发能力，并处于中国RISC-V嵌入式处理器研发与产业化的最前列。双方的合作必将让RISC-V落地生根，为中国通用MCU在AIoT时代带来新突破、形成新格局。”
兆易创新执行副总裁、MCU事业部总经理邓禹表示：“RISC-V体系已经在全球快速崛起，成为半导体产业及工业控制、物联网、智能终端等应用领域的迅猛发展趋势。兆易创新在行业内首家推出基于RISC-V架构的32位通用MCU产品并持续打造RISC-V开发生态，也将进一步满足市场对于开放性架构的差异化需求并有利于发挥成本优势，让不断丰富完善的GD32 MCU‘百货商店’持续为用户提供更多创新之选。”

罗塘阮经天

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