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[技术讨论] FPGA的PS端DRR4 72bit 带ECC怎么设计

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发表于 2021-1-26 10:54:26 | 显示全部楼层 |阅读模式

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请教下，用16位DDR4设计成72bit带ECC的，第五片DDR高八位数据线和DQS和DM怎处理是悬空还是上下拉，有没有设计规范和标准，在调试时把32-64对应两片不焊接是否能组成32位带ECC，第五片不焊接时是否能组成64bit 不带ECC？

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ai317

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[LV.6]常住居民II

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发表于 2021-1-26 11:19:02 | 显示全部楼层

买个成品自己量下？

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李生919

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发表于 2021-1-26 13:46:58 | 显示全部楼层

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sunny998

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AK47

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发表于 2021-1-27 11:28:38 | 显示全部楼层

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leslie_aqiang

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发表于 2021-1-28 08:56:04 | 显示全部楼层

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郑先生

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lik818

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nj20044

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流萤

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asdf140

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发表于 2021-2-7 09:16:30 | 显示全部楼层

去VIVADO上打开芯片看一下支持不支持，一般PS那边不支持72位的，只支持64位最高，PL那边应该支持，

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