FPGA的PS端DRR4 72bit 带ECC怎么设计

shufei · 发表于 2021-1-26 10:54:26

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请教下，用16位DDR4设计成72bit带ECC的，第五片DDR高八位数据线和DQS和DM怎处理是悬空还是上下拉，有没有设计规范和标准，在调试时把32-64对应两片不焊接是否能组成32位带ECC，第五片不焊接时是否能组成64bit 不带ECC？

ai317 · 发表于 2021-1-26 11:19:02

买个成品自己量下？

李生919 · 发表于 2021-1-26 13:46:58

sunny998 · 发表于 2021-1-27 11:28:38

感谢分享

leslie_aqiang · 发表于 2021-1-28 08:56:04

郑先生 · 发表于 2021-1-31 15:52:25

lik818 · 发表于 2021-2-1 10:10:27

nj20044 · 发表于 2021-2-5 00:36:00

流萤 · 发表于 2021-2-5 18:02:42

asdf140 · 发表于 2021-2-7 09:16:30

去VIVADO上打开芯片看一下支持不支持，一般PS那边不支持72位的，只支持64位最高，PL那边应该支持，

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[技术讨论] FPGA的PS端DRR4 72bit 带ECC怎么设计