满世界都在谈论5nm和3nm，唯独有一种芯片闭口不谈，你知道

shuszhao · 发表于 2021-3-14 12:50:14

小到街头巷尾的五十岁老阿姨，大到中美贸易战，我们总能听到10nm、7nm甚至是3nm的各种讨论，这个股票买了一台光刻机就能涨20%，那家公司有着一台ASML的光刻机就能直接从武汉政府搞到几百亿，似乎一个微小的长度单位带着神奇的杠杆，可以撬动整个科技的地球。今天就来和大家聊一聊nm这个单位，为啥和芯片发展挂了钩，又为啥有一种却不谈制程，只谈“高度”呢？

（图源：来自google搜索，侵删）

从摩尔定律说起

众所周知，芯片内部拥有者数以亿计的晶体管数量，很大程度上晶体管数决定着计算的速度，所以每个晶体管体积越小，那么在指甲大小的芯片内就能塞进去越多，于是戈登·摩尔在研究制程好久后，说出了一个影响至今的豪言壮语：
早在1965年Intel创始人之一的摩尔说出了这句话（并于1975年修改为每两年），一直影响到了今天。当然最近似乎遇到了瓶颈，因为制程再往下开发就遇到了工艺和设备的瓶颈，而这也是各个大厂群雄逐鹿的超级赛道，谁家能量产新的制程3nm甚至是1nm，谁就能有更多的话语权。

（图源：维基百科）

关于芯片制造工艺流程我相信有很多文章已经说得很清楚了，而且几乎所有的2D芯片都想要更先进的工艺节点，因为性能应该是用户买账的最重要指标。所以用于蚀刻的光的波长和线宽，会决定着芯片的工艺，也就决定着芯片的性能。我们可以理解为在一个米粒上画清明上河图，我们要画清楚每个人物的面部表情就需要有更细的笔，更精确的画图水平，那制程也是如此，要在mm大小的芯片上雕刻数亿个晶体管，就要有更精细的光刻工艺。

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3D NAND又为何不谈呢

我们聊了那么多5nm 3nm 那为何NAND这种却不谈制程，光说多少层呢？其实这个是由于芯片功能和结构不同导致的另一种解决方案，起初人们开发了2D NAND，在一个平面上做了大量的memory cell 然后不断的提升制程从65nm到42nm再到1Ynm和1Znm，似乎再往下就没了音讯，其实不是不开发了，而是人们发现我们可以3D起来，可以向盖高楼一样把原本一层层的竖的堆叠起来，于是层数变成了各大厂商的新的研究方向。

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从2015年各家大厂纷纷拥有自家的NAND方案，32层、64层到现在的128层各家的技术都在突飞猛进，而每层在光刻线宽还保留在2D时代的10+nm，主要是其本身性质决定的。NAND本质是存储器件，其本身没有CPU和RAM那样的高速计算和运行，所以本身没有特别大功耗和热量，每个单元虽然在芯片中间，但是不至于热量散不出去，而且也没有其他的问题，所以就像盖楼一样，层数多就是容量大就完事了。

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从各家的技术路线图可以看出，几乎每年都有各家层数翻倍的情况，并且还有SLC、MLC等技术加持，让每个数据的单位成本进一步缩减。遥想十年前，我们1个G的固态都要10元甚至更贵，但是现在几乎都到了1元1个G了。

那为何CPU芯片不做成3D呢

那有些小伙伴问了，多一层就等于翻了一倍，那我们还研究啥制程了，直接3D CPU和RAM就行了。是的，各家其实很早就在研究3D堆叠了，但是由于CPU这种元件发热量实在太大，我们家用的抖需要巨大的散热片和风扇来散热，而且动不动就是过热降频，所以做成3D其散热会有大问题。
另一方面在3D NAND的工艺中，其良率也是一个大瓶颈，如果在本来3nm的基础上还要再来3D堆叠的工艺，我相信其技术难度应该是目前人类的极限了。所以Intel和AMD等等大厂不是没有做，只是目前的材料和工艺还不足以支持3D，不过倒是有另一种方案是将CPU和SRAM、DRAM堆叠到一起。

（图源：来自google搜索，侵删）

如上图所示是AMD将HBM2的四层 DRAM die和CPU堆叠到一个interposer，这个又被业内称为：2.5D结构，其将DRAM和CPU距离缩减了非常多，并且其封装空间缩小了50%。但是在市场看来其散热和功率传输是一个严重问题，目前看来这套方案虽然给业界带来了新的思路，但是其引来的各种问题还需要革命性的突破才能破解。
结语
芯片设计和制造本没有一蹴而就也没有弯道超车，更谈不上我们投入了就一定会有回报，科学研究其实是一个不断探索的过程。在科学的前沿大家都是摸着石头过河，新的技术会带来变革也会有新的需要解决的问题，或许我们一时还摸不着头脑，但是我相信随着各种技术的迭代更新终有一日会有着更快更强的芯片。