西门子EDA如何破解先进制程最新挑战

infowei · 发表于 2021-7-6 14:34:33

随着AI时代的到来，市场上对大数据处理速度的需求越来越高。众所周知，工艺制程的进步是实现高性能计算最为有效的途径之一。因此，市场对先进制程的需求也会越来越旺盛。根据IC Insights发布的《2020-2024年全球晶圆产能》报告显示，从2024年开始，先进工艺的IC产能预计将持续增长。

但是，我们都知道，随着晶体管的微缩，先进制程继续向前发展变得愈发困难和愈发昂贵。由此，也引发了行业变动。到目前为止，仅少数企业还在坚持先进制程的研发。
在这种情况之下，如何破解先进制程最新挑战成为了业界关注的焦点。

Fabless走向先进制程所面临的新挑战

先进制程继续向前发展存在着诸多挑战，采用先进制程，Fabless客户可以在PPA方面获取“轻而易举”的巨大收益，然而，“天下没有白吃的午餐”，客户所要付出的代价：首当其冲的就是“单片晶圆成本大幅度提高”，其中包括越来越高昂的巨额的NRE制造光罩的费用摊销。
其次，便是对先进制程的良率提升提出了更高要求。
在引入新的制造工艺时，至少存在两个良率方面的问题：一是最初存在的低良率问题如何解决也就是良率爬升问题。二是即使新的工艺节点逐渐成熟，不同版图设计之间的良率差异也会随着工艺节点的越来越小波动越来越大。
第一个问题是说，随着工艺制程越来越小，良率爬升变得越来越难。此前，一代工艺良率的提升需要1.5年至2年的时间。而到了14/7/5/3nm后，Fabless往往需要更长的时间才能完成良率的爬升。这也意味着，良率爬升的代价变得越来越高。
第二个问题是说，随着先进制程的进步，每个新的技术节点上，每片晶圆的成本将上升15%-20%。有报道显示，1%的良率意味1.5亿美元净利润，而这也是芯片顺利量产的必经之路。换句话说，如果先进制程的基础良率没有达到一定的高度，Fabless冒进切换到先进制程将会导致单个芯片成本方面得不偿失。
而EDA则是解决先进制程的良率提升挑战的关键之一。

EDA如何助力Fabless先进制程良率提升？

西门子EDA中国区Calibre资深产品经理牛风举指出：先进工艺制程在CPU为主导产品的时代，Fabless客户收益方面最为关心的技术指标是Performance和Area，所以摩尔定律的内容是：集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍，当价格不变时；或者说，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。先进工艺制程在手机芯片为主导产品的时代，Fabless客户收益方面最为关心的技术指标是Power、Performance和Area，俗称PPA。相信在即将到来的AI芯片为主导产品的时代，随着芯片尺寸爆炸性地增长或者3DIC时代的到来，先进制程的基础良率必然会越来越难以达到，Fabless客户收益方面最为关心的技术指标也必然会进一步演变成Yield、Power、Performance和Area，也许将来会被统称为YPPA。
同时，如果同时考虑到Power和Performance指标不完全满足情况下的次品Dies良率问题，Fabless先进制程芯片的良率问题在Tier-II的Fab尤其显得更加严重！
先进制程的良率问题解决，跟历史上的Area、Performance、Power问题的陆续出现与持续解决一样，需要逐步形成一个系统性的解决方案，而这其中就至少涉及到了以下三个方面的共同进步：
其一是芯片设计端DFM（Design-for-Manufacture），芯片设计参数和结构设计的合理性，将与相应的制造工艺特性相吻合，否则会导致芯片性能出现缺失，造成成品率过低。因而，提高芯片设计与工艺的process variation吻合度，可以在一定程度上保障先进工艺的良率。
其二是在制造的过程中数字化转型Digital Twin，金属条变形、粉尘颗粒与冗余物的出现，或是工艺控制无法保证工艺窗口等等，都可能导致先进制程良率过低。这都需要EDA在OPC、刻蚀以及CMP等方面建模技术的进步，来为先进制程的良率提供保障。
其三是在进行生产后良率分析技术DDYA（Diagnosis-Driven-Yield-Analysis），出产后芯片良率出现问题，就需要采用系统性的方法如DFT Diagnosis，来诊断失效芯片在设计和生产过程中遇到的问题究竟是什么，为而后进行良率的提升提供科学诊断的依据。这一技术目前已经非常成熟。

西门子EDA为先进制程良率提升保驾护航

西门子EDA , 即EDA电子设计自动化（EDA）软体领导者明导电子Mentor Graphics，于2016年被西门子收购, 此举意即向市场凸显了电子系统和积体电路（IC）设计工具所具备的巨大客户价值。西门子EDA旗下的Calibre产品是专为复杂芯片设计的物理验证挑战而研发的业界最高性能EDA平台。它基于先进的层次化算法和技术，能够快速、准确、完善的对混合集成电路进行物理验证及寄生提取。目前，它已经被全球主流的晶圆厂采用，并成为其内部的物理验证标准平台。
据介绍，Calibre物理验证平台涵盖了Signoff级验证的Design、Mask以及芯片制造过程中所有验证步骤。
牛风举表示，Calibre在提升良率方面虽有卓越的成绩，但面对先进制程的最新挑战，EDA工具同样需要升级。对于西门子EDA来说，公司要做的是“Faster & Faster，Better & Better”，做为一个行业领袖，Running Ahead是公司技术战略方面的不二选择。
对于“Faster &Faster”，牛风举的解释是：对于物理验证的EDA工具来说，速度是是取胜之道。将并行计算和AI技术融入到EDA工具中去，是一种满足市场速度需求的有效解决方案之一。
在“Better &Better”方面，西门子EDA所要做的是在现有基础上，扩大Calibre产品线以进一步解决先进制程在良率方面所遇到的最新挑战。其中包括：Calibre YE、Calibre PERC、Calibre Realtime Digital、Calibre Realtime Custom，Calibre DRC/LVS Recon，Calibre xACT等平台新产品的推出、升级和改进。
最后，牛风举指出，西门子 EDA在如何破解先进制程最新挑战方面，不只是Calibre一个产品线的与时俱进，同样在Design Creation方面有优化功耗的PowerPro产品，在library cell 优化方面有优化标准单元库性能的Solido产品，在Design-for-Test方面有更高压缩倍数的Testkompress SSN产品，以及能够做到Cell-Aware-Diagnosis的RCAD产品Tessent Diagnosis等等。