先进封装：八仙过海，各显神通

shuszhao

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出于物理极限和制造成本的原因，通过晶体管微缩工艺以实现更高经济价值的逻辑正逐渐变得不再有效。而早在1965年，戈登摩尔就在自己的一篇论文中预测称，“事实证明，使用较小的功能模块(单独封装和互连)构建大型系统将更经济。” 从技术发展角度来看，当工艺节点从16/12nm向3nm、2nm演进，甚至跨过纳米门槛后，先进的逻辑技术能否继续提供未来计算系统所需的能源效率，成为行业关心的重点。而从市场趋势来看，过去十年中，数据计算量的发展超过了过去四十年的总和，云计算、大数据分析、人工智能、AI推断、移动计算，甚至自动驾驶汽车都需要海量计算。
于是，一条不再是直线的IC技术发展路线，以及市场对创新解决方案的需求，将封装，尤其是先进封装技术，推向了创新的前沿。

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根据Yole Developpement最新的数据，2020年至2026年，先进封装市场复合年增长率约为7.9%。到2025年，该市场营收就将突破420亿美元，这几乎是传统封装市场预期增长率(2.2%)的三倍。其中，2.5D/3D堆叠IC、嵌入式芯片封装(Embedded Die, ED)和扇出型封装(Fan-Out, FO)是增长最快的技术平台，复合年增长率分别为21%、18%和16%。

                               
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图片来源：Yole Developpement

高速增长背后的“推手”


从发展必要性出发，先进封装的优点是显而易见的：

[li]新的先进封装可以跨过技术瓶颈。因为利用新节点生产，其光罩尺寸相关的设备需求不容易满足，生产成本大幅提升，晶体管持续小型化的经济效益不突出。[/li][li]并非每个逻辑功能(IP)都需要相同的工艺节点。所以通过小芯片(Chiplet)的形式，利用IP模块化方法设计新SiP，实现异构整合，会比SoC更有优势。[/li][li]传统IC封装设计周期长，需要预定义/固定的机械结构，解决热、电、电磁的方法虽然较容易，但速度与运算效能不容易提升。[/li][li]最新的2.5D/3D-IC、FOWLP封装技术，正在进行的关于Chiplet标准交换格式的讨论，如(AIB、BoW、HBM等)，都有助于下一代多芯片或异构整合(HI)设计所需的电路板设计开发，对于人才的招募与专业知识积累也较容易。[/li]

下图呈现的是半导体封装技术的“范式跃迁(Paradigm Change)”趋势，其核心要义就是“封装正从PCB向IC靠近”。一些新的技术与趋势，例如异构整合与多芯片(Chiplets)封装、SiP取代SoC、TSV/FOWLP技术、2.5D/3D芯片堆叠，正成为“传统封装”与“先进封装”的主要差异点。

                               
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图片来源：Cadence

目前来看，一方面，在最新节点上设计SoC需要庞大的工程团队，找齐所有必需的专家对系统和软件公司来说并不容易；另一方面，“并不是所有的应用都需要SoC芯片”。以5G、汽车电子、物联网设计中所需的模拟/射频部分为例，其所占面积几乎未受益于工艺尺寸缩小，65nm似乎是最佳的工艺节点。同时，USB/摄像头/以太网等功能都需要针对新节点制程重新设计。不过，以上这些是从生产制造角度出发得出的观察，先进封装真正影响的，其实是设计者的思考模式与工作方法。原因有二，一是因为芯片代工厂(Foundry)与封装测试厂(OSATs)都提供不同的先进封装解决方案，用户选择更多；二是制造商各自都在推动不同的参考流程、PDK和ADK(组装设计套件)供客户选择，产品开发周期与良率都有改善。
异构计算对先进封装技术的推动同样不可小觑。当前，要解决算力增长问题，除了继续通过CMOS微缩来提高密度之外，能够将不同制程/架构、不同指令集、不同功能的硬件进行组合的异构计算，也已经成为解决算力瓶颈的重要方式。而先进封装的出现，不但能够快速达到芯片需要的功耗、体积、性能的要求，降低成本，易于实现。同时，也能够更好地提高芯片内集成密度，且灵活度高、发展空间大。我们甚至可以这样认为，“极致的异构集成，就是将越来越小的IP和越来越小的区块集合在一起，这就是封装技术的未来趋势。
不过，尽管目前业内普遍使用“先进封装”一词来描述半导体产品从二维到三维发展，或者从单一芯片封装到多个甚至多种芯片封装在一起的状态。但也有不少业内专家表示，“科学技术是持续进步的，所谓先进也是相对的，‘先进封装’与‘传统封装’间是否存在一条明确的分界线尚难以确定，特别是对日新月异的半导体产业而言。”未来，随着封装技术的连续性演进，与之相配合的工具会变得更加复杂，需要整个生态系统一起朝前推进，一起高效的不断优化，真正释放“先进封装”的性能。

亟待解决的技术挑战


2.5D/3D封装技术是“先进封装”的核心，提升互联密度和采用Chiplet设计是两条驱动“先进封装”发展的技术路径。尽管一些头部企业已经成功实现了3D Chiplet设计，但可以预见的是，在先进封装的演进过程中，仍有大量亟待克服的挑战。宏观来看，先进封装未来面临的挑战应该与我们曾经在逻辑工艺节点演进过程中遇到的挑战是类似的，如何提升互连密度即为一例。众所周知，目前的互连一般包括集成电路的片内互连和异构系统集成中的片外互连。在互连设计中，几何尺寸(宽度、厚度、间距、长宽比、节距)、材料、工艺控制和设计布局都对互连功能、性能、功率效率、可靠性和制造良率至关重要，原料、生产设备、制造工艺以及EDA工具的研发配合等缺一不可。
至于未来趋势，考虑到先进封装的出现是为了提升系统性能，有效的把不同类型的芯片连在一起，因此，除了先进封装技术自身的不断优化提升外，与晶圆工艺、电路板技术和系统级产品的配合，甚至对整个产业生态环境以及产业链的各环节都提出了要求，要在各自的技术迭代中开始考虑先进封装的可能影响以及搭配使用，先进封装的发展绝对需要全产业链的协同配合才能展现其最大的价值。例如在设计层面，与传统“Fabless设计—标准性能库—晶圆代工—普通封装”流程不同，未来功能多、体积小、能耗低设备比拼的重点，是要有更好的组合能力，3D封装显然是提升产品附加值的首选方案。这样，一些原来只在后端或是封装阶段才需要考量的指标，就要前移至前端设计中，一些原本清晰明确的工作流程可能会变得模糊。

                               
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图片来源：Cadence

其实，说到底，先进封装是电子产品设计公司为了让最终产品增加价值，并与竞争对手实现差异化以创造额外价值的手段。设计者如何选择封装解决方案取决于最终产品外形与成本因素，PPA(功耗、性能、单位面积成本)、生产制造、成本、良率、如何与市场需求挂钩，是他们最为关注的技术演进方向。因此，对物联网、大数据和可穿戴设备来说，由于更重视产品本身的性能、功耗、成本、小型化，所以会普遍选择SiP、2.5D封装；手机、车载解决方案需要大量算力，也要考虑迭代与上市时间，高密度的再分布层(Re-Distribution Layer，RDL)与FOWLP是主流；人工智能、HPC更考虑效能与堆叠RAM，2.5D/3D-IC技术更为适合。

先进封装前进到了哪里？


在先进封装的市场争夺中，OSAT企业、晶圆代工厂、IDM、Fabless公司、EDA工具厂商等都加入了其中，且斥资巨大。这些不同类型的企业对“先进封装”概念的理解，以及由此产生的技术/产品布局，存在着较大的差异性，大体上可分为两类：第一类是以OSAT, 晶圆代工厂，IDM为代表，其中OSAT以基板或凸块(Bump)为基础发展灵活的多产品组合，并推动晶圆后续制程的线宽/线距持续演进；晶圆代工厂及IDM的优势还是在于能提供完整的设计及晶圆制程以适配先进封装。第二类是Fabless和EDA公司，他们均与封装设计相关，EDA工具厂商的优势在于提供更完整的设计流程、设计工具，方便Fabless公司更快的完成产品设计，缩短上市时间。
不过，尽管路径不同，但他们对先进封装的目标是一致的，都追求实现更小尺寸，更小的线宽、线距，为高性能产品提供出色的散热性能。目前来看，此轮“先进封装”的主要投资都投向了晶圆代工厂与OSAT企业，意在解决制程设备与工艺问题，双方都有过往投资设备的优势，不同之处在于晶圆代工厂从高精度向下推进，OSAT企业则向整合度更高突破，谁能先一步完成资源整合，谁就能取得市场优势。
那么，让我们一起看一看，先进封装前进到了哪里？

[li]长电科技[/li]

XDFOI系列是长电科技面向Chiplet异构集成应用推出的解决方案，包括2D/2.5D /3D chiplet等，可灵活实现异构集成。相比2.5D TSV封装，其具有更灵活的设计架构、更低的成本、更优化的性价比、更佳的可靠性，是一种适用于FPGA/ CPU/ GPU/ AI/5G网络芯片等高端产品，量产项目和解决方案将于2022/2023年面市。此外，受到TSV昂贵的成本和良率影响，长电科技还推出了无硅通孔扇出型晶圆级高密度封装技术，使用Stacked VIA替代TSV。该技术可以实现多层RDL再布线层，2/2um线宽间距，40um级窄凸块互联，多层芯片叠加，集成高带宽存储，集成无源元件。未来，它还可以实现1/1um高密度的线宽间距以及20um极窄凸块互联。

[li]台积电[/li]

深耕封装领域10年的台积电，主要以大尺寸的高性能晶圆级封装2.5D CoWoS为起点，异构整合面积超过2400mm2，功能包含逻辑电路，射频电路及存储器成品。而未来5-10年，台积电先进封装技术演进将更多集中在3DFabric。3DFabric包括前端TSMC-SoIC(系统集成芯片)，以及后端CoWoS(Chip Last)和InFo(Chip First)系列封装技术，允许将高密度互连芯片集成到一块封装模块中，从而提高带宽、缩短延迟和增加电源效率。客户可以将逻辑设计的重点放在先进的半导体技术上，在更成熟、成本更低的半导体技术上重复使用过去的模块，如模拟、IO、RF等。
也就是说，过去集成电路发展以增加晶体管和多器件组合为SoC的方式，持续改善SoC的尺寸及性能。未来3D方案，则是以SoC为基础形成SoC-SoC 3D整合，将以前用基板或者导线连接的制程，演进到使用晶圆级别的后段金属连接，并提高连接密度及性能。

[li]英特尔[/li]

英特尔的先进封装技术路线图覆盖三大维度：功率效率、互连密度和可扩展性。- 多区块异构集成提升功率效率：单独IP的异构集成能够带来更大量的更小区块，它们可以大量重复使用，开发时间从单片式集成SoC的3-4年、多晶片2-3年缩短至1年，并且芯片缺陷率进一步降低。这样一来，便于根据客户的独特需求定制产品，满足产品快速的上市需求。
- 互连密度：当前的Foveros技术能实现的凸点间距为50微米，这将使每平方毫米有大约400个凸点。未来，英特尔希望能将凸点间距缩减到大约10微米的，从而使凸点数量达到每平方毫米10000个。这样，就可以实现更小、更简单的电路，更低的电容和功耗，而不必做扇入(fan-in)和扇出(fan-out)。- 可扩展性：在这个维度上，ODI和CO-EMIB是两大关键技术。英特尔构建高密度MCP的关键基础技术包括EMIB(嵌入式多芯片互连桥接)2D封装、Foveros 3D封装和融合了2D/3D的Co-EMIB；ODI是英特尔全新的全方位互连技术，顶部芯片可以像EMIB技术与其他小芯片进行水平通信，同时还可以像Foveros技术通过硅通孔(TSV)与底部裸片进行垂直通信。

[li]Cadence [/li]

Cadence于1990年代初开始开发用于先进IC封装的工具，从动态库(On-the-fly library)和连接开发(Connectivity development)，到自动引线键合/打线(Wire Bonding)和芯片堆叠(Chip-Stacking)，再到组装设计套件(ADK)，并支持多个不同IC 布局并行协同设计和协同分析，都在帮助用户在设计领先的多芯片封装时提高生产力。

[li]TI[/li]

自从Jack Kilby发明集成电路以来，TI一直处于提供封装解决方案的前列。从第一款自动焊线机以及非常早期的转移模塑工艺，到MicroSiP和HotRod封装、铜线键合技术，配合率先开展的半导体小型化进程，使得半导体更加经济实惠。未来，TI将把对封装的创新持续应用于汽车、工业和个人消费电子应用领域，帮助用户开发出更小、更高集成度的芯片。

无法忽视的SiP


尽管先进封装是当前的热点领域，但SiP(系统级封装)同样热度不减，让人无法忽视。根据Yole Developpement 预测，SiP市场预计将从2020年的140亿美元增加到2026年的190亿美元。其中，面向计算和数据中心应用的高端SiP市场，复合年增长率可达9%，而面向移动电话的低端RF SiP市场，复合年增长率约为5%。

                               
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图片来源：Yole Developpement

SiP是将多个组件(IC 芯片、无源器件、传感器、存储器件等)集成到单个封装中，从而创建一个可用于简化设备设计并优化性能的子系统。从某种意义上来说，SiP可以被视为先进封装的一个子集，当封装中包含两个或更多组件时，此时的封装便是SiP，这与通常只具有一个半导体芯片((裸片)的常见封装不同。通过集成度不断提高，SiP可提供更高的功能密度、更高的性能和更低的成本，这意味着SiP在处理高度功能密集型应用方面具有独特的作用，它提供的集成优势有时值得付出成本、能够应对系统的复杂性。
但SiP并不总是万全的方法，因此经过精心构思的产品定义是SiP的第一个关键步骤。设计人员需要根据应用和系统需求，以及对设计、开发和制造复杂性的理解，在任何给定的SiP中包含适当的集成。换句话说，集成度过低会使其失去优势，而无增益效果的集成也可能使产品变得不必要。不过，想要保证良率、保证性能提高，就需要协同设计优化芯片集成与测试一体化。目前，国际上专门面向异构集成成立标准化委员会，制定了异质集成测试国际标准，旨在把测试和芯片高密度集成紧密结合在一起，形成完整的集成电路器件的芯片成品制造的关键制造工艺。

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