先进半导体工艺SoC设计遭遇架构、设计方法瓶颈-行业新闻-

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随着半导体工艺越来越先进，55/65nm,40nm甚至28nm工艺都已经逐渐广为采用，在以往SoC设计不曾遇到的问题逐渐浮现；传统的SoC设计方式往往不敷使用，面对新的挑战，往往需要新的架构、设计方法来面对。 绕线壅塞(Routing Congestion)即是SoC设计逐渐浮现的一个新问题，这问题大概在进入65nm、40nm之后成为后端Place and Route (P&R)工程师的梦靥。 随着工艺(Process)往前推进Logic面积能减小，对线宽(wire width)帮助有限(线宽若缩小，R值提高，RC Delay反而会增加)。此外，SoC功能却不断提升、复杂化，芯片中IP数量增加，线宽没减少，绕线越来越多。对于一些常用的IP附近(exDR Controller)，Routing Congestion成为严重问题。 为处理Routing Congestion，在P&R中往往需要： ·拉开IP的间隙来绕线，甚至需要拉长Wire绕线或增加Metal Layer数来绕线；如此，不但Die Size增加、光罩数增加，因为Wire增加/增长，功耗增加。更重要的是die cost的增加。 ·还因为拉长Wire使得Timing更不易收敛(Closure)，往往需要降低频率/Performance来妥协。这使得芯片产出效能远不如预期目标，在市场上竞争力减弱。 ·对后段工程师最痛苦的是处理Routing Congestion的多次来回(iteration)，繁复无聊的重复P&R。Routing Congestion处理不当，Floor planning可能全部重来，受影响的IP可能也得调整IP形状或Re-synthesis，甚至得调整pin、pad location，Power Budget受影响，这对整个Project的影响是Tape out时间大幅推迟，延后产品上市时间。 时序收敛(Timing Closure)是在先进工艺上另一个常见的问题。 会选择先进工艺，很多是从功耗或成本考量，因此工程师倾向于选择耗电低或面积小的Library，这暗示所选择的Library的频率表现会较慢。然而，配套的CPU、DDR却是越来越快，因此对Bus频率的要求却是越高。这形成了一个冲突。 ·传统架构的Bus面对这样的冲突往往无能为力，频率上不去，无法达成时序收敛(Timing Closure)。最常见的解法是消极的降低频率以收敛时序。因此产品往往性能往往不如原先预期。 ·为达成时序收敛，来回所进行多次的ECO，会大幅推迟Tape out时间。进一步影响产品上市的时间。 在传统SoC选择Bus，往往是采用IP供应商伴随IP/EDA采购所附上的Bus IP或者是自家自行发展的技术。然而，在进入先进工艺后的SoC设计，前述绕线壅塞(Routing Congestion)及时序收敛(Timing Closure)的问题，会越来越难解决。后端(back-end)的工具在这里的表现已经达到瓶颈，因此往往希望前端(Front-end)的工程师在芯片设计时，考虑后端可能面临的问题，选择适当的架构来减轻后端可能面临的问题。 在面临前述痛苦后，包含LGE、Qualcomm、Samsung、TI、Toshiba、Freescale…等许多国际大厂纷纷于近两年内，选择放弃原先Bus Architecture，导入Arteris领先的Network on Chip(NoC)技术来解决上述问题。全球前十大半导体厂商中已有六家选择使用Arteris NoC IP，应用于汽车、视频、网络、平板和手机处理器等多个市场。这种可缩放的架构，对于仅需数个IP的简单设计、或是超过100个IP的复杂设计，皆可适用。 Arteris NoC支持包括AMBA AHB、APB和AXI，以及OCP、NIF和PIF等在内的各种业界常见协议。Arteris的专利架构可突破传统bus和crossbar Interconnect作法的限制，设计者可针对每一个设计项目打造其最佳的设计。Arteris提供无限的灵活度，可打造出最小、最快速且最低功耗的Interconnect。透过Arteris的GUI工具可以轻而易举地进行设计与验证，只须数天或什至数小时的时间就可以完成。