DDR2的设计经验经典流程-1-PCB-EDA-电子工程师俱乐部-单片机-

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DDR2的设计经验经典流程 EDA中国 撰写一、 获取设计要求参数1、DDR信号：主要分为以下5类：　　<1>Data线(0-63) <2>Address线(0-13) <3>Command线<4>Control线<5>CLK线 (0-3)<6>电源线2．获得电气参数要求（如：阻抗要求）DDR_DQS100欧DDR_CLK100欧DDR_command60欧DDR_Control 60欧DDR -_Data 60欧二、确定叠构1．从PCB加工商了解板材以及相关参数，2. 通过设计经验结合仿真工具确定最佳叠构。确定如下叠层结构:根据数据传输特性和DATASHEET要求将DDR线分成1)DDR_command (BUS):a)M_a_a0….. M_a_a13b) M_a_bs0….M_a_bs2c) M_a_Cas#d) M_a_Ras#e) M_a_We#2)DDR_Control (BUS):a) M_cke0,M_cke1, b) M_cs#0,M_cs#1, c) M_odt0,M_odt13)DDR_DATA (8 X BUS):①DDR_D0a) M_A_DQ0…M_A_DQ7b) M_A_Dm0c) M_A_DQs0, M_A_DQs#0②DDR_D1--------⑧ DDR_D7a) M_A_DQ56…M_A_DQ63b) M_A_Dm7c) M_A_DQs7, M_A_DQs#74) DDR_CLK (DVI):① DDR_CLK0a) M_CLK_Ddr#0b) M_CLK_Ddr0② DDR_CLK1a) M_CLK_Ddr#1b) M_CLK_Ddr1将BUS和差分对分类信息输入Constraint Manager,同时参考叠构结合仿真工具和设计经验将(线宽,间距,拓扑结构等)规则参数输入Constraint Manager三、布局Constraint Manager驱动布局。主要元件定位:考虑：1. 从机构角度讲，一般DDR连接器的位置是机构外型决定，CPU的位置是由NET关系和DDR信号的要求物理参数决定，用测量工具测量大致定位，2.考虑到一些长度控制约束和时序匹配问题，建议将元件中心距控制在最短限长线的2/3左右，可以结合ConstraintManager和DRC功能来近一步确认。3.连接长度限制线，当走线不在Constraint允许范围内，软件会显示DRC，ConstraintManager也会显示其超出值，为布局调整提供依据。当走线在Constraint允许范围内，Constraint Manager也会显示需要后续饶线长度，为饶线空间提供参考依据。周边电路布局:BGA区域3mm内不能放器件，一般为4mm,便于BGA的贴装，DDR部分布局考虑：DXF、DFM、电气特性和电源分配，做出以下布局：