半导体互连技术的演进

引言

随着半导体工业进入10埃米（10Å）节点，互连技术正面临重大转变。使用了三十年的铜基互连已达到物理极限，需要在材料和制造工艺上进行根本性改变。目前互连堆叠结构消耗了器件33%的功耗，并造成芯片75%的RC延迟，因此这项技术变革对半导体制造具有深远影响。

当前互连技术的挑战

在10Å节点，尽管金属线的间距达到20纳米，互连堆叠的性能仍面临严峻限制。在18纳米金属间距下，信号和功率传输效率的问题尤为突出。目前的铜基互连系统受到多重约束，主要是由于需要阻挡层、衬里层和封装层来防止铜的扩散。在一条10纳米宽的导线中，考虑到TaN阻挡层、钴衬里层和钴封装层后，实际用于铜导体的宽度仅剩4-5纳米。这些额外的层不仅占用宝贵空间，还因为比铜具有更高的电阻率而提高了整体电阻。

图1：互连结构的层次关系，说明局部互连需要最精细的特征尺寸，而全局互连受RC延迟影响较小。来源：Lam Research。

新一代材料与解决方案

半导体行业正在准备两项重要的材料转换。在逻辑器件方面，钌(Ru)将在最底层、最密集的互连层取代铜，这一转变可能在14Å节点就会发生。钌具有多项优势：可以直接刻蚀、氧化倾向小，且具有较短的电子平均自由程，有助于在窄线宽下限制散射引起的电阻。研究人员正在深入研究材料在受限尺寸下的行为，重点关注晶粒尺寸、电子平均自由程和晶界平均反射系数等关键指标。

在存储器件方面，钼(Mo)将在DRAM和3D NAND中取代钨。钼的优势在于在400°C使用离子束沉积时可以实现比钨更低的电阻率。根据衬底的不同，可以优化晶粒结构，从而获得更好的性能。

图2：展示了半damascene工艺与钌和气隙整合的实施策略，显示了从当前技术过渡的计划。来源：imec。

制造工艺的演进

新型互连材料的应用需要先进的制造工艺。行业正在向减法工艺转移，特别是在钌的应用方面。这种方法解决了当前damascene工艺中的多个问题，包括在紧密尺寸下的线条扭曲。与化学机械抛光(CMP)相比，减法工艺通过刻蚀可以更好地控制线高，并且能够制造超过当前damascene结构2:1限制的高宽比线条。

imec开发了一种有前景的双层模块，称为半damascene，具有扩展到多层堆叠的潜力。研究表明，铜可以延伸到约20纳米，但18纳米及以下间距需要直接金属刻蚀。该工艺证明，堆叠通孔电阻直到M5层都很关键，突显了这项技术转变的全面性。

热管理与未来思考

随着互连尺寸缩小，热管理变得越发重要。互连堆叠的低热阻导致晶体管开关产生显著的温度升高，可能通过电迁移和应力迁移引起可靠性问题。从二氧化硅(k=4.0)向低k薄膜(3.3或更低)和潜在的气隙过渡进一步加剧了这一挑战，因为这些材料的热导率逐渐降低。

由信号和功率传输中的高电流密度引起的焦耳热增加了另一层复杂性。这个问题曾经主要限于第一金属层，现在影响到先进处理器和加速器芯片的多个层，需要在整个互连堆叠中采取全面的热管理策略。

实施时间表和行业影响

新型互连技术的实施遵循精心规划的轨迹。对于钌的集成，制造商必须确保与现有工艺的兼容性，同时满足严格的性能要求。这包括实现精确的通孔到线的泄漏控制，确保与气隙实现的兼容性，并通过严格的电迁移和可靠性测试。考虑到技术和经济约束，工艺必须在现有晶圆厂基础设施中可行。

背面供电代表了互连架构的另一项重要创新。通过将供电迁移到晶圆背面，制造商可以优化正面互连层用于信号传输。这种架构变化可能使钌的应用推迟一个节点，同时在功率分配和信号完整性方面提供直接效益。

参考来源

[1] L. Peters, "Interconnects Approach Tipping Point," Semiconductor Engineering, Feb. 20, 2025. [Online].

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