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| 兄弟使用allegro有一段时间了，但是对其约束管理器设置的细节有几点始终不能理解，特向各位高手请教。 |
| CPU U1挂载4片DDR3 U2、 U3 、U4、 U5，PCB文件见附件压缩包。 |
| 如上图所示，其中的match group对象ADDR-U2、ADDR-U3、ADDR-U4、ADDR-U5用于分别设置U1到U2、 |
| U1到U3、U1到U4、U1到U5中地址线pin pair对相对传输延时，这个很好理解！ |
| 如上图所示，其中的match group对象CLK-U2、CLK-U3、CLK-U4、CLK-U5用于分别设置U1到U2、 |
| U1到U3、U1到U4、U1到U5中数据锁存差分信号DQS与时钟差分对的相对传输延时，这个也好理解。 |
| 如上图所示，其中的match group对象DQ0、DQ1、DQ2、DQ3用于分别设置U2、 |
| 1. U2、U3、U4、U5四片DDR3片内数据线等长通过DQ0、DQ1、DQ2、DQ3这四个match group对象进行约束； |
| 2. U2、U3、U4、U5四片DDR3片内所有地址线和时钟线相对传输时间通过ADDR-U2、ADDR-U3、ADDR-U4、 |
| ADDR-U5这四个match group对象进行约束； |
| 3. U2、U3、U4、U5四片DDR3之间数据线相对传输时间由CLK-U2、CLK-U3、CLK-U4、CLK-U5这四个 |
| 那么问题来了，以上ADDR-U2、ADDR-U3、ADDR-U4、ADDR-U5、CLK-U2、CLK-U3、CLK-U4、CLK-U5约束 |
| 有效的前提是时钟差分对从U1到4片DDR3 U2、U3、U4、U5的4个分叉线等长，因为时钟线是数据线和地址线 |
| 从上图可知，时钟差分对的8个pin pair对长度几乎相等。 |
| 但从上图的时钟差分对设置来看，只是将时钟差分线设置为差分信号，并没有将其8个pin pair对象进行等长约束。 |
| 想向各位请教时钟线的8个pin pair对象不进行约束，难道是在布线的过程中手动调整其长度，这不合常理！ |
| 在DSCK#下面还有一个pin pair对象U2.G7：U5.G7，这个是什么意思，这个是DDR3 U2时钟引脚到U5的时钟引脚 | | 组成的对，这个有什么用？还是设计者搞错了？ | | 请高手帮我解答一下，不盛感谢！ |
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发表于 2015-1-6 09:34:19
