PCB可测试性设计技术要概述

oushi

(转载于欧时电子 ) 随着PCB技术进入超大规模集成（VLSI）时代，VLSI电路的高度复杂性及多层印制板、表面封装（SMT）、圆片规模集成（WSI）和多芯片模块（MCM）技术在电路系统中的运用，都使得电路节点的物理可访问性正逐步削弱以至于消失，电路和系统的可测试性急剧下降，测试成本在电路和系统总成本中所占的比例不断上升，常规测试方法正面临着日趋严重的测试困难。

                               
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PCB可测试性设计技术要概述

    在电路的逻辑设计完成后，通常是以手工的方式来加入可测试性（Testability）设计。激烈的市场竞争要求更短的设计开发周期，这样的可测试性设计方法已成为严重的设计瓶颈。随着设计进入了以综合为基础的阶段，将测试与综合结合起来，以自动化的方式来实现可测试性设计已成为必须的趋势。
    1．PCB可测试性的关键技术
    PCB可测试性的关键技术包括：可测试性的度量、可测试性机制的设计与优化和测试信息的处理与故障诊断。
    提高印制板的可测试性，首先就要对PCB的可测试性水平进行度量，一般包括精确性和简单性两个方面。精确性是指可测试性的度量方法能准确地预计产品测试程序生成的困难，并且定位到产品某一部位，从而便于产品设计进行可测试性更改。简单性是指度量可测试性的计算量应小于测试程序生成的计算量。
    PCB的可测试性设计过程实际上就是将某种能够方便测试进行的可测试性机制引入到PCB中，提供获取被测对象内部测试信息的信息通道。因此，合理有效的设计可测试性机制是成功地提高PCB可测试性水平的保障。现有的可测试性机制的设计方法包括LFSR方法、IDDQ技术、电平灵敏度设计以及边界扫描机制等。可测试性机制的引入一方面会提高系统的可测试性水平，从而降低产品的全寿命周期费用，但另一方面也在一定程度上提高了产品的初始成本。进行可测试性机制设计优化就是要综合权衡各种可测试性机制的性能和费用，采用性能费用比最佳的设计机制。
    提高产品质量和可靠性，降低产品全寿命周期费用，要求可测试性设计技术能够方便快捷地获取测试时的反馈信息，能够很容易地根据反馈信息做出故障诊断。
    2．PCB可测试性技术的发展
    可测试性技术自出现以来，得到了迅速的发展，按测试机制的特点及出现时间，大体分为3个发展阶段：特定目标可测试性设计阶段、基于扫描设计的结构化测试性设计阶段和基于边界扫描机制的标准化可测试性设计阶段。
    （1）特定目标可测试性设计技术特定目标可测试性设计技术（Ad-hocDFT）是第一代可测试性设计技术，它以外部测试和特定目标可测试性设计方法为基础。这种设计方法是针对特定功能和结构的PCB进行可测试性预测，判断其是否符合可测试性要求，若不能满足，则通过改善电路设计方案来提高其河测试性水平，直到满足要求。它主要采用外部测试方法，测试向量的输入和响应的输出均通过被测对象的输入输出端口进行操作，对被测对象的内部结点的控制和观测则采用以针床为基础的在线测试技术。这种方法的主要缺点是，复杂系统的设计难度大、周期长；难以实现时序电路的测试；需要专用的测试针床和仪器，因此成本高，且测试时可能会损坏被测电路。
    随着PCB的规模越来越大、芯片管脚间距越来越小、表面封装技术和MCM技术的发展，采用无力接触的针床测试方法越来越难以满足要求。回此，目前除一些分离元件较多、复杂程度较低的电路的可测试性设计以外，特定目标可测试性设计技术已逐步被其他设计方法所取代。
    （2）基于扫描设计的结构化设计结构化可测试性设计是第二代的DFT方法，其主要思想是从可测试性观点出发，对电路结构提出一定的设计规则以使所设计的电路便于测试。这种方法通常采用扫描设计，通常采用扫描设计，包括电平敏感扫描设计、扫描通路和扫描位置等。这种设计方法克服了特定目标可测试性设计的缺点，但它同时也有不少缺点。这些缺点包括：设计过程仍较为复杂，设计周期长，因主要采用外部测试的方法，所以自动化程度不够，成本较高；不同厂家的产品采用不同的设计方法，使得产品之间互不兼容，产品的可维修性差。
    （3）基于边界扫描机制的标准化设计基于边界扫描机制的标准化设计方法是针对结构化可测试性设计方法的缺点而开发出的一种更为简单、标准化的可测试性设计方法，是第三代的DFT，是IEEE和JTAG（JointTestActionGroup）于1990年共同推出的IEEE1149.1边界扫描标准。该标准定义了标准的边界扫描结构及其测试接口，其主要思想是通过在芯片管脚和芯片内部逻辑电路之间（即芯片的边界上）增加边界扫描单元，实现对芯片管脚状态的串行设定和读取，从而提供芯片级、板级、系统级的标准测试框架。这个标准的规范使得不同厂家的芯片用到同一系统中时，不仅能提供统一的施加测试信号的功能，而且也能支持所有的测试情况（芯片测试、组件测试、PCB测试、PCB上芯片的测试、MCM测试、模块测试以及系统诊断等）。边界扫描机制提供了一种完整的、标准化的可测试性设计方法。
    自从边界扫描标准出现以来，市场上支持边界扫描机制的芯片及设计开发软件与日俱增，其应用越来越广泛。
    11．2．4几种可测试性设计技术
    1．Ad-hoc测试技术
    如前所述，特定目标可测试性设计技术（Ad-hoc）是一种早期的DFT技术，它是针对一个已经成型的印制电路设计中的测试问题。这种技术的主要基本思想是：通过添加选择器来访问内部电路，以增强其可控性和可观测性；添加逻辑门电路来控制内总电路以增加其可控性；在需要的地主增加观测点。这种技术有如下3种方法：
    （1）分块法基于测试生成和故障模拟的复杂程度正比于电路逻辑门数的3次方，因此，如果将电路分成若干独立的子块进行测试，就可以大大简化测试。分块法正是基于这点而提出的，这种方法在技术实现上又有3种方式：机械式分割、跳线式和选通门式。机械分割式是将电路一分为二，跳线式则引入大量的I/O端口，选通门式需要大量额外的输入/输出和选题模块。
    （2）添加测试点这是提高电路可测试性最直接的方法。其基本的思想是将电路内部难于测试的节点直接引出作为测试点，在测试时由原始输入端直接控制并可由原始输出端直接观察。当测试点作为PCB的原始输入端时，可以提高电路的可控性；当测试点作为用作电路的原始输出时，则可以提高电路的可观测性。
    （3）利用总线结构法总线结构类似于分块法，可用在专用PCB的可测试性中。它将电路分成若干个功能，然后与总线相连，从而可以通过总线测试各个功能模块，改善了各个功能块的可测试性。但是，这种方法的一个缺点是功能检测总线自身的故障。
    Ad-hoc测试法的优点是直接有效，可以尽可能地减少额外的面积消耗，不会对原始电路的设计产生限制，对于少量需要特别考虑的点比较适用。但是由于它需要添加新的测试点和管脚，而且这无法自动完成，需要设计人员对电路的深入了解后提出，从而测试成本较高；在某些情况下功能测试可能需要耗费大量的输入输出引脚；必须构造错误的激励达到测试目的。基于以上原因，这种测试方法正逐渐被扫描测试和内建自测试技术（BIST）所取代。
    2．扫描技术
    印制电路中一般都包括了时序逻辑和组合逻辑两部分。组合逻辑使现有测试技术能较好地测试生成；而时序逻辑电路的测试生成，由于时序电路往往很复杂，因此很难获得足够令人满意的测试程序。扫描结合测试向量自动生成技术，通过将电路中难以测试的时序元件转化为可串行输入和输出的可扫面单元，从而从可测试性的角度来看增加了许多可控制点和观测点，极大地提高了整个PCB的可观测性。
    扫描设计是当今流行的集成电路测试方法。根据扫描测试包含的触发器数量，它可分为全面扫描测试和部分扫描测试及边界扫描测试。全面扫描测试技术易于实现，测试覆盖率高，但消耗资源也多，所占面积大，有可能会对原始电路设计产生不良影响；部分扫描技术实现相对全面扫描来说较难，测试覆盖率不高，但其消耗的资源也较少，占用面积较小，对原始设计的影响也不大。
    边界扫描测试作为一种特殊的扫描方式和测试标准，它提供了一整套完整的测试方案，且在实际的测试中不需要借助复杂和昂贵的测试设备。基于JTAC的边界扫测试技术是目前的主流测试技术，得到了广泛的应用，并得到了世界上绝大多数集成电路制造商和设备测试商的支持，如Intel80386-EX和Intel80486以上处理器、Motorola公司的68040微处理器，Xilinx公司的XC3001以上系列FPGA、TexasInstruction公司的C40系列DSP芯片、DEC的Alpha21164系列Risc芯片等，都支持JTAG1149.1规范。下面将对其体系结构进行简要介绍。
    为实现边界扫描，每个被测芯片都必须在芯片引脚和该引脚所连接的芯片电路之间包含称为边界扫描单元的测试扫描电路。除与封装引脚的芯片的工作逻辑相连外，边界扫描单元也进行互连，在集成电路周围形成移位寄存器通路。在正常的芯片操作过程中，数据在芯片引脚和芯片的内部逻辑之间流动，如同扫描单元不存在一样。但在测试方式下，测试程序引导扫描单元沿移位寄存器传送数据，后者可归类于多芯片和芯片部件。装入测试单元的数据可取代流入或流出芯片引脚的数据。这样，除外部芯片与芯片间的连接外，也允许进行芯片内部逻辑的测试。边界扫描结构使器件的I/O端口具有可控制性、可观察性，从而改善器件和系统的可测试性。边界扫描结构如图6-2所示。它通过附加的TAP（TestAccessPort，测试访问口），可以将测试激励信号移位置入芯片的边界扫描单元或将测试响应信号从边界扫描单元读出。这样，通过扫描机制由TAP控制器、TAP测试存取端口及若干寄存器组成，全部设计在IC组件内。
   
   
   
   
   
   
    图11-2边界扫描体系结构
    图6-3所示为数据寄存器（DataRegister，DR）连接图。IEEE1149.1所定义的DR至少应包括两个寄存器，即一测试边界扫描寄存器（BoundaryScanRegister，BSR）和旁路寄存器（BypassRegister，BR）。图6-3中的其他寄存器是IEEE1149.1协议的可选寄存器，分别是设备标识寄存器（DeviceIdentificationRegister，DIR）和测试数据寄存器（TestDataRegister，TDR）。
    从图6-2、图6-3可以看出，边界扫描寄存器是一个移位寄存器通路，它含有与组件所有输入和输出引脚连接的边界扫描单元，即它的长度等于测试对象中的被测引脚。对BSR的操作，如捕获引脚信号、移位等，不会影响芯片的正常操作。在扫描测试过程中，BSR输出的信号可经TDO移出，而新的数据又可以从TDI移入。
   
    图11-3数据寄存器连接示意图
    3．内建自测技术（BIST）
    内建自测设计技术的基本思想是不需要外产来施加测试向量，由电路自己生成测试向量，依靠自身来决定获得的测试结果是否正确。这种方法通过PCB内部集成少量的逻辑电路来实现对集成电路的测试。随着集成度的提高，集成电路工程不再在乎BIST逻辑所占用的电路或芯片面积，因而内建自测设计技术广泛地应用于现代集成电路中。这种测试方法还被认为是解决测试仪器开发周期长、费用高的有效方法之一。
    这种设计方法的主要优点是：降低对昂贵测试仪器的依赖程度，提高了测试速度，可以检测实际工作条件下的故障，可以实现在线经常性的测试。
    内建自测技术的基本构架如图6-4所示。BIST通常由测试向量发生器、被测电路和输出响应分析3部分组成。测试向量发生器又可分为伪随机测试向量产生器和确定性测试向量产生器。伪随机测试向量产生器通常采用线性反馈移位寄存器，它的主要优点是结构简单，同时也有测试序列长和难以探测某些故障问题等缺点。确定性测试向量产生器的优点是可以达到较高的故障覆盖率，但是增加了对硬件的占用。
    内建自测技术的设计结构主要包含测试图形生成和响应两大部分，如图11-5所示。一般采用线性反馈移位寄存器（LFSR）产生伪随机测试图形（PRPG），采用多输入和移位寄存器（MISR）进行输出响应压缩。
    它的优点是能进行高速测试，实现动态的功能自测试；其缺点是伪随机测试图形和多输入移位寄存器功能太过专一。
    4．几种可测试性技术的比较
    从上面的介绍中可以看到，各种可测试性技术都有各自的优缺点。下面对这几种可测试性设计方法从占用芯片面积、管脚和对原始设计的影响等方面进行比较全面的比较。
    1）在占用面积方面，Ad-hoc测试技术占用面积为0~5%，边界扫描为2%~10%，内建自测技术占用面积为10%~25%。可见，Ad-hoc测试技术由于仅仅对特殊点添加逻辑，所以占用面积最小；而内建自测技术因需要添加激励生成电路和响应分析电路，耗费芯片面积最大；边界扫描占用芯片面积居中。
    2）在占用管脚上，Ad-hoc测试技术占用面积为1%~6%，边界扫描为1%~3%，内建自测技术占用面积为0~3%。可见，3种测试技术对芯片引脚的占用差不多。
    3）对原始设计的影响方面，主要表现在增加了原始电路的时延上。Ad-hoc和边界扫描测试技术增加的时延都为0~1个门，内建自测技术引起的时延可达2~3个门。可见，当采用内建自测设计技术时，要特别注意测试技术的引入对PCB关键路径的时序影响。
    本章小结
    本章主要讲述了PCB可制造性与可测试性技术的相关知识。
    PCB可制造性与可测试性技术是PCB设计时必须要考虑的重要因素。如果PCB计不符合可制造性(工艺性)要求，将大大降低产品的生产效率，严重的情况下甚至会导致所设计的产品根本无法制造出来。规范设计作业，才能提高生产效率和改善产品的质量。关于PCB的可制造性，一方面包括PCB自身的可制造性，即PCB的设计要符合PCB制造的生产规范；另一方面包括后期的PCB与元器件结合成为电子产品的可制造性。PCB的设计不仅要对PCB进行可制造性设计，还应对PCB的可测试性进行设计。本章就从可测试性的概念出发，介绍了可测试性的内涵，引出了PCB的可测试性概念、可测试性的条件、测试的策略和可测试性的设计技术。