阻抗计算作业（交的有点晚）还不是很好的理解计算

阻抗计算作业（交的有点晚）还不是很好的理解计算

我的理解是：在多层板中比如要控制顶层单根DDR 50欧的走线，除了线宽，就得调整与邻近地层的间离，这个调距的过程就是调PP厚度（其它的几个参数基本上固定了），使走线能达到50欧的阻抗。

问题：为什么大多数工程师喜欢用50欧姆作为PCB的传输线阻抗（有时候这个值甚至就是PCB板的缺省值） ，为什么不是60或者是70欧姆呢？

回答：对于宽度确定的走线，3个主要的因素会影响PCB走线的 阻抗。首先，是PCB走线近区场的EMI（电磁干扰）和这个走线距参考平面的高度是成一定的比例关系的，高度越低意味着辐射越小。其次，串扰会随走线高度 有显著的变化，把高度减少一半，串扰会减少到近四分之一。最后，高度越低阻抗越小，不易受电容性负载影响。

所有的三个因素都会让设计者把走线尽量靠近参考平面。阻止你把走线高度降到零的原因是，大多数芯片驱动不了阻抗小于50欧姆的传输线。（这个规则的特例是可以驱动27欧姆的Rambus，以及National的的BTL系列，它可以驱动17欧姆）

并不是所有的情况都是用50欧姆最好。例如，8080处理器的很老的NMOS结构，工作在100KHz，没有EMI，串扰和电容性负载的问题，它也不能驱动50欧姆。对于这个处理器来说，高的阻抗意味着低功耗，你要尽可能的用细的，高的这样有高阻抗的线。

纯机械的角度也要考虑到。例如，从密度上讲，多层板层间距离很小，70欧姆阻抗所需要的线宽工艺很难做到。这种情况，你应该用50欧姆，它的线宽更加宽，更易于制造。