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1、完全层次化的设计方法
2、多视点（多个窗口显示相同或者不同的电路）
3、组件浏览和实体元件选择（具有过滤功能的物理元件列表）
4、项目管理器（统一流程管理，工具的运行设置）
5、层次管理器（结构管理）
6、直接从原理图生成层次化的VHDL和VERILOG网表格式
7、Cadence SKILL 程序语言扩展支持
8、所有的Allegro PCB Editor产品可以交互设计与交互高亮显示
9、优化算法保证最少的元件使用
10、通过附加工具交互式的来保证原理图与版图的同步
11、生成标准报告,包括自定制的料单
12、TTL, CMOS, ECL, Memory, PLD, GaAs, Interface 和 VLSI 库
13、ANSI/IEEE以及常用符号
EDIF 原理图与网表接口特性:
1、支持EDIF 3.0.0标准
2、支持平坦化和层次化设计
3、所有SYMBOL库的转化
4、支持的器件，PIN和对应的MAPPING |
接地搭接电缆布局屏蔽！！！
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