CANDENCE工具Spyglass模块介绍

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Spyglass工具有五大模块： lint, CDC(多时钟域检查), LP（低功耗)，Constraint(约束)，DFT(可测试性)。
一，在RTL层面上预估芯片性能，从而引导设计人员开发出更加优化的RTL代码
SpyGlass平台针对VERILOG和VHDL用先进的静态和动态分析来检查和诊断设计中可能存在的潜在问题，然后用其分析和追踪引擎来追踪问题的根源，最后给出一个解决问题的方法和建议。SpyGlass能够指出SOC问题中的非常复杂的问题，例如跨时钟域问题、同步问题以及SOC设计中的集成问题。并且，SpyGlass还可以检查电子设计规则（ERC）来确保设计符合工业设计标准或者用户自己定义的标准。
SpyGlass还提供了四个功能强大的选项：
（一）SpyGlass CDC提供了业界最完整的多时钟域解决方案，能自动识别各种同步手段（包括HandShake,FIFO），能采用Formal引擎验证同步方法在功能上的正确性。
（二）SpyGlass Constraints帮助设计人员在设计的整个流程中生成，验证和管理他们的约束文件。
（三）SpyGlass DFT提供了能够预测ATPG的测试覆盖率分析的能力，基于这个选项，用户可以很容易地预计所作设计的可测试性并且利用工具提供的指导来提高设计的可测试性。
（四）SpyGlass LowPower能够让用户能够快速分析出设计中的功耗效率问题，从而在还没有达到后端工序的情况下快速地进行功耗的优化，在power estimate工具中，用户甚至可以在不进行逻辑综合和物理实现的情况下对功耗进行量化的计算。
二，采用更早期的RTL检查的方式，提高设计的性能
SpyGlass的性能提供了很多动态的好处：设计人员可以在设计早期就得到一个“golden”的RTL设计包，这样这个设计可以非常平滑地过渡到验证，逻辑综合以及后面的门级具体实现。SpyGlass能够将后端才能进行的平衡工作（例如时序功耗的分析）变到前端来进行，这样不仅能够大大地减少设计的往复，并且能够做到最大程度的花费的有效性，SpyGlass能够大大缩短设计周期，从几周到几个月不等，并且能够大大降低设计的费用。相比较而言，传统的设计是在后续的工序中发现和解决问题，这些后来的改动非常的耗时，并且效率也很低，很多时候改动并不能非常准确地反映到设计上，大多数情况下，这些改动并不能够返回到RTL源代码，这些情况下，会使设计的验证环境复杂化并且可重用性降低，这些其实都是没有必要的。
三，SpyGlass是针对复杂的，优化面积的设计理想的解决方案，并且能够跟现有的设计流程无缝地结合
由于现在设计越来越复杂，并且设计的尺寸越来越小，SpyGlass所带来的优势就越来越明显。SpyGlass所提供的可预计的分析和精确定位的方案为这些复杂和专项要求高的设计提供了早期分析的可能性。特别是针对小制程的设计，因为针对这种复杂的设计，设计中所允许的偏差越来越小。除此以外，SpyGlass 平台具有非常快速的运行时间，这样用户就可以能够对设计进行快速有效的分析，即使是针对现在最复杂的千万门设计，SpyGlass也能够在很短的时间内进行分析和修正，即使是针对比较复杂的比如多时钟域问题，多电压分析等等也可以快速指出问题并且提供修改建议。SpyGlass对现在市面上的所有的标准的工具和流程都能够很好地进行整合，事实上，SpyGlass能够在现有的工具的基础上大大提高这些工具的产出率以及这些工具输出结果的质量。
四，SpyGlass能够发现设计中很难发现的问题，对设计进行全方位的测试
SpyGlass能够快速发现和定位设计中的严重问题以及有待优化的问题，这些问题通常情况下都是要到后续流程、例如仿真、逻辑综合甚至布局布线中才能够被发现出来。这些问题包括组合逻辑回环、不经济的资源利用以及逻辑设计的不合理性等等，另外，SpyGlass还会针对设计中的可重用性以及很多类似STARC和OPENMORE的规则进行检查，用户也可以自定义自己的规则，这样对整个设计过程的统一规划以及管理都具有非常重要的意义