Cadence系统级封装设计方案

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Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，基板设计和硬件仿真建模, IC封装设计与仿真分析等。同时，Cadence公司还提供设计方法学服务，帮助客户优化其设计流程；提供设计外包服务，协助客户进入新的市场领域。全球知名半导体与电子系统公司均将Cadence软件作为其设计标准。

Allegro PackageDesigner Plus

强大的物理封装实现，核心优势：

l 用于单芯片和多芯片引线键合，倒装芯片和晶圆级芯片封装，硅中介层，芯片堆叠以及其他高级封装技术的完整的从前端到后端的物理设计全流程

l 基于芯片/封装级优化的有效及芯片级IP保护的分布式协同设计

l 约束驱动的基板互连设计，提取，建模和信号完整性分析

Cadence® Allegro®Package Designer Plus能够实现约束驱动的设计校正的封装基板布局。它支持用于单芯片和多芯片BGA / LGA封装设计的完整的从前端到后端的物理实现流程。提供了一组针对特定封装特性的强大功能，例如动态库开发，连接生成/优化，多层引线键合，协同设计，管芯堆叠和TSV，嵌入式腔体，推式布线，报告和量产输出。

Allegro Package Designer Plus

用户界面

系统设计集成

Allegro PackageDesigner Plus与CadenceOrbitIO™系统规划全集成，可提供完整的封装物理设计功能，以帮助您更早地，更有信心地进行战略权衡。该工具还提供与Cadence Sigrity™，Clarity™和Celsius™分析技术的直接接口，提供集成的布局和分析流程，几乎支持所有先进的IC封装技术，例如复杂的引线键合，铜柱，FOWLP，2.5D，3D ，BGA和PoP。

主要功能

l 具有实时校正的数据库，物理设计规则和电气约束的实时DRC的单芯片和多芯片封装的优化物理布局解决方案

l 约束驱动的“一推一推”交互式布线，自动交互和全自动布线

l 提供复杂的设计规则和电气约束驱动布局

l 灵活的模型连接，支持网表，原理图和“实时”连接

l 包括核心DesignTrue DFM规则检查法

l 可视化并执行3D引线和设计规则检查

Cadence SiP DigitalArchitect - XL

Cadence SiP Digital Architect XL提供了使用从芯片到SiP基板到目标PCB系统的协同设计的方法进行前期设计勘探、评估和权衡的环境。它允许项目架构师和设计团队能够迅速地输入和管理SiP设计的逻辑连接，也就是通常所说的原理图设计。它的系统连接管理器（SystemConnectivity Manager），允许快速地捕获设计连接，包括所导入的硅片Verilog网表和提供完整的SiP设计中PCB封装模型的接口。对于混合信号设计，模拟/混合信号的子电路模块可以从Virtuoso环境中导入。基于电子表格的接口提供了一个高效的方法去创建、导入、管理和验证整个SiP系统的逻辑连接。

Cadence SiP Digital Architect  XL管理从硅片到系统级SiP的设计流程概念。它通过一个双向流程与Innovus®数字设计数据库集成以优化Co-design（协同设计）。SiP Digital Architect XL使得快速地创作系统级SiP连接模式的可行性和验证研究成为可能。这使工程师能够最大限度地提高封装的功能密度和性能，并最大限度的降低功耗。SiP Digital Architect XL同样执行芯片的IO的协同设计，在芯片、基板和系统级优化功能。

功能优点：

l 使用独特的电子表格环境加速连接性的创作和管理

l 集成Innovus数字芯片设计技术

l 允许快速的“假设”可行性研究，确保最大化的器件功能密度、性能、及最小化的功耗。

l 在设计流程的早期解决了最大化性能的设计权衡

l 支持双向ECO和LVS流程以实现完整的协同设计

l 提供IC、衬底与系统级IC的I/O填补环/阵列协同设计与优化。

l 允许射频和混合信号合并为层次化的子模块

Cadence SiP Layout XL

Cadence SiP Layout XL提供了一个完整的原理图驱动的封装基板布局环境，用于SiP 模块物理设计。这包括基板布局和布线，芯片、基板和系统级别上最终的连接优化，生产准备，全面的设计验证和流片。它还集成了I/O规划协同设计能力（面向数字IC）和三维晶元堆叠结构生成与编辑功能。它支持所有的封装类型，包括PGA、BGA、uBGA、芯片级封装、倒装芯片和键合芯片封装。SiP  Layout在所有相关的设计构造中管理设计元件之间的物理实现、电气和制造规则，让设计师可以对整个系统互联进行权衡和优化。完全的实时设计规则检查（DRC）可支持层压、陶瓷、及镀膜技术间各种组合的复杂和独特的要求。SiP Layout 还支持多重腔、复杂形状与交互式和自动化引线键合。

功能优点：

l 提供三维晶粒堆栈创建/编辑，以进行快速堆栈装配与优化

l 实现IC、底层与系统级IC的I/O填补环/阵列协同设计与连接优化

l 允许IC和底层间的连接分配和优化，以达到基于信号完整性和可布线性的最优/最小层使用

l 使用三维创建/编辑加快晶粒堆叠编辑与优化。

l 优化IC、基板与系统级的IC I/O电源地环/阵列协同设计与连通性。

l 通过优化SI特性与优化IC与基板之间布线驱动和互连分配，从而降低层数的使用。

l 通过倒装芯片晶粒,自动布线过孔减少冗长而耗时的手动过孔扇出。

l 结合交互式布线约束驱动HDI设计可以提供设计小型化、加速实现、和减少潜在的错误。

l 包含全面的基板DFM能力用于快速设计制造准备。

l 包含Cadence三维设计查看器和DRC用于精确、全面的三维引线可键合性验证、设计评估调试，以及用于组装与测试的设计文件。

Cadence SiP LayoutWLCSP Option

Cadence SiP Layout WLCSP选项包与Cadence物理验证系统（PVS）相结合提供灵活的先进晶圆级芯片尺寸封装（WLCSP）设计加上工艺开发套件/规则集（PDK）驱动的设计规则检查（DRC），验证和掩模签收的新兴的基于硅晶圆的封装方法，并已通过台积电的集成扇出（InFO）工艺验证。

功能优点：

l 可生产并且在工艺厂家经过多次流片已经被验证过的流程

l 直接与PDK驱动的PVS DRC/验证集成，提供图形化设计反馈缩短流片准备时间

l 先进的WLCSP特有的金属创建和管理

l 高性能GDSII处理缩短了流片准备时间

Cadence Virtuoso SiPArchitect XL

Cadence Virtuoso SiP Architect XL提供了Virtuoso 模拟电路设计环境（以及/或Virtuoso Layout Eidtor）和Cadence SiP RF Layout GXL之间的集成与全流程环境。它实现了单一的、可进行电路仿真的顶层SiP RF模块原理图的创建，包括最终SiP设计所需的RF/模拟IC。Virtuoso SiPArchitect XL提供了基板嵌入射频无源器件的原理图级别的预布局定义与描述。它还对应两个主要流程：基板布局与Virtuoso 模拟电路设计环境之间的一个双向工程变更单（ECO）和设计与原理图（LVS）流程，以及一个SiP板级寄生参数提取反标回到预定义的仿真测试平台中。对于使用Virtuoso Layout Editor设计的RF/模拟IC，Virtuoso SiP Architect XL可以导出一个随时可用于设计的SiP晶粒封装描述，其中包括后晶片处理几何调整。

功能优点：

l 为射频 IC、SiP 射频模块基板、与嵌入的射频无源元件提供了一个单一的、顶层的Virtuoso原理图与仿真驱动的环境。

l 支持RF/AMS IC设计团队与SiP 射频模块布局团队之间的双向ECO和LVS流程。

l 通过Virtuoso顶层设计定义支持板级射频无源参数化单元（P-cell）创建。

l 从Virtuoso Layout Editor可以导出DIE封装,可以加快设计。

l 自动测试平台管理和自动从Cadence SiP RF Layout GXL将寄生参数反对标回测试平台。

l 直接集成了Virtuoso RF Designer全波场可以加速封装互联提取，加快设计验证

OrbitIO Planner

OrbitIO Planner对系统IO的规划过程进行了彻底的变革，在一个单一的环境中将芯片、封装和PCB板的数据统一起来，此环境中能方便的从系统全局中得到IO的放置和连接方案。统一的芯片、封装和板级模型可以快速的把数据的变化和系统同步的反馈传递给邻近的区域。通过OrbitIO Planner设计人员可以平衡走线互连和IO的分配，以此在系统实现前优化其性能、成本和可制造性，减少设计的反复和设计周期。

OrbitIO Planner典型应用：

l 在频域和时域内评估系统对Chip工作的影响

l 评估各种Bump、Pad和Power Grid的结构影响

l 研究on-chip和off-chip电容的影响

l 进行what-if的分析以改善chip和封装的性能

l 选择满足IC要求的封装

l 进行同步切换噪声的仿真

l 生成SPICE模型和多端口的S参数chip模型

l 评估带有不同off-chip模型的chip性能

l 在Tape-out前发现潜在的电源完整性问题，避免昂贵的改版设计

OrbitIO Planner主要优点：

l 单一集成化环境处理芯片-封装-板卡IO的规划

l 端到端的连接容易生成IO pad ring

l 多领域协调工作，加快研发精度和进度

l 支持多软件接口

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