Cadence SiP 设计流程与统一的数据平台

alwin

Cadence-SIP作为一个针对封装设计的全流程的专业自动化软件平台,涵盖了封装设计、验证、仿真等流程中的所有环节，包含了完整的I/O设计、衬底布局、连接实现、布线、SI/PI、3D提取、原理仿真等众多功能。它所特有的与IC平台的协同设计能力、约束驱动的布线方法、器件的3D提取仿真和验证查看功能，都保证了产品的可靠性和生产的高效率，这是其它工具所无法具备和比拟的。统一的平台界面，统一的数据格式，一站式设计免除了用户在多个平台和工具之间来回切换的烦恼。

与前端IC工具的协同设计
现有的集成电路与封装设计之间的串行设计方法已经不能满足今天的复杂、顶尖的器件设计的成本、性能、以及上市时间压力。电气和物理可行性研究和芯片/封装设计折衷必须在设计周期的早期进行，也就是在芯片实现和可能的选项变得极为有限之前。在这一个阶段，考虑物理设计选择对集成电路的电气性能的影响是至关重要的，反过来也一样。一旦芯片设计已经成型，满足设计要求的负担就落在封装设计人员肩上，一旦发现封装难以进行，这时候再要设计公司更改版图已经不太可能。允许设计者进行同步物理和电气设计折衷，能够确保在尽可能短的时间内，使集成电路满足它的性能和成本目标。
CadenceSIP与Cadence-VIRTUOSO/Cadence-Encounter平台的协同设计，保证了从IC设计到Package到PCB设计的无缝连接，IC平台的原理图设计和版图物理输出以及Package-Drive-IC的设计方法，打破了不同设计领域之间的壁垒。
通过Cadence跨领域SiP协同设计流程，设计师可以借由I/O焊盘环的优化，以及由此形成的更小的封装面积，造出更小的芯片。他们可以降低能耗和噪音（EM），实现更快的设备性能，并减少PCB层数，实现更低的成本。

原理图驱动版图的设计方法
Cadence原理图工具所含有的器件连接关系被直接传递到SIP LAYOUT中，为LAYOUT布局和布线提供连接关系。   

                               
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约束驱动的设计方法
约束驱动的设计方法约束驱动作为PCB版图设计的灵魂，在SIP设计中也得到了充分的体现。越来越复杂的衬底设计是传统CAD工具和布线工具难以完成的，Cadence-SIP从原理图开始就嵌入了约束管理器器，可以方便的定义未来衬底布局布线的约束要求，诸如线宽，间距，线路阻抗，传输延时，差分线，阻抗匹配等的设定，针对衬底上的RF信号和高速数字信号时钟，Cadence-SIP的约束驱动功能可以有效的保证时序的正确性。

强大的布线能力
Cadence-SIP完美继承了Allegro PCB软件的强大布线功能，可以全自动的完成复杂的布线要求，成熟的技术，庞大的用户群，与Allegro相仿的操作界面，有利于设计人员的培训和快速上手。

                               
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快速RF射频无源器件生成
在RF IC设计过程中必须对RF模块进行设计和验证。为此，RFIC和封装设计这两个完全不同的领域必须要统一起来，为使其正常运作。设计师需要有在IC和RF模块间折中的能力——例如，将感应器放在芯片里可以获得较小的整体面积，但提高升了制造成本，如果放在基板上，则可以在保证面积的基础上显著提高RF无源器件的性能。没有对整个设计一个清楚的表达，像这样的选择就无法呈现、模拟和解决。
Cadence SiP允许为芯片和其它无源分立器件单独设计一个原理图。该设计解决方案是一个很好的开始，设计师接着可以从芯片和基板萃取寄生元器件，并且将这些寄生元器件作为原理图的后向注释，用于后仿真模拟。
Cadence-SIP环境通过精确定义和分析无源RLC器件的参数特性，可以快速高效的完成无源器件在衬底上的实现，设计人员可以不用再头痛于RF器件的精度控制和产品的良率问题，而将注意力集中到封装设计的实现本身。
在RF模块设计工具中将会需要用到RF IC设计中认可的一些功能。例如，基板级RF无源器件的参数化设计单元（P-Cells）在定制IC工具中是标配，而在如今领先的封装设计工具中却是不存在的，Cadence技术将他们引入成为所有SiP解决方案的一部分。

全波3D提取与仿真
传统工具所无法进行的三维验证，Cadence-SIP也有完美的体现，全波领域的提取和系统验证以及与Cadence VIRTUOSO的无缝连接保证了设计的可制造性与可验证性，可以有效缩短设计后期的返工并减少后期的测试困难。
金线、过孔、凸块、焊球等的3D属性必须得到充分了解，弄清楚他们是否能够成功连接和建模。 采用当前的二维（2D）工具、2D规则和对电力模型的简化假设是不可能的。为此，Cadence整合并发展了针对SiP封装的3D视图以及规则检查。

                               
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模型参数提取及SI/PI仿真
Cadence Sigrity XtractIM工具提供了一个完整的IC封装模型提取环境，该工具支持生成IBIS和SPICE格式的IC封装模型。提取出的模型可以是基于引脚/网络的RLC，可以是具有电磁耦合效应的矩阵模型，也可以是Pi/T型子电路模型。这些模型可以用来快速评估一个封装模型的电特性，并可用于包含IC驱动器、接收器及其它互连线在内的系统级仿真中。总之，XtractIM不但是一个快速又可靠的专业模型提取工具，还可用于封装的特性描述，信号、电源完整性分析并指导封装的布局布线等。
金线参数提取

                               
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提取不同结构的SPICE模型及基于IBIS文件封装参数的模型

                               
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Cadence SigrityPowerSI工具可以为IC封装和PCB设计提供快速准确的全波电磁场分析，从而解决高速电路设计中日益突出的各种电源和信号完整性问题，例如同步切换噪声（SSN）问题、信号耦合问题、去耦电容放置不当问题以及电压超标问题等。PowerSI可以在布局布线之前使用，用于创建SI和PI的布线规范，也可以在布局布线后使用，用于发现或者改善潜在的设计风险。PowerSI可以方便的提取封装和PCB的各种网络参数（S/Y/Z），并对复杂的空间电磁谐振产生可视化的输出，能与当前主流的物理

                               
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芯片堆叠和3D版图查看验证
为了提高功能密度，SiP设计在封装内采用了复杂的三维（3D）架构。封装包括有堆叠金属线压焊裸片、堆叠在倒装芯片裸片上的金属线压焊裸片、裸片间直接按装、使用媒介基板支持倒装芯片的紧接堆叠，以及包括堆叠封装在内的其它复杂组合。堆叠方法唯一的限制因素只有设计师或制造商的想象力。

                               
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Cadence 3D 设计查看器是一个全面可靠的模型，3D查看器与3D引线键合DRC解决方案面向复杂的IC封装设计。它让用户可以看到并调查一个完整的设计，或者一个选定的设计子集，例如晶粒堆栈或复杂的导孔阵列。

                               
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多种封装、连接形式的支持
在封装领域，封装技术本身正在经历迅速变迁，包括采用多层倒装芯片封装，以适应I/O针脚数超过1000以及多层堆栈式硅晶片系统级封装（SiP）设计，这通常能够为SoC实现提供可行的备选方案。除了降低成本、降低功耗以及提高性能外，SiP设计还为RF和高速数字电路在相同封装中的融合带来了灵活性。不过，这也意味着它需要多种不同领域的专业工程技术人才。为克服这一困难，Cadence推出了一套功能强大的工具，专门面向当前及未来的封装技术，包括金丝压焊、周边阵列倒装芯片、全阵列倒装芯片，以及堆栈式多硅晶片封装。Cadence的IC封装方法独特，突破了封装业传统的独立工作和单一部门实现的封闭系统。实现了终端产品封装/电路板的协同设计，优化了产品的尺寸、成本和电气性能。CadenceSiP中完美支持WireBond、Flip-Chip等组件连接方式，一个全新的、高效率的环境提供了快速、强力而灵活的键合创建与编辑。

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