2025台积电北美技术研讨会（一）：先进制程与AI计算技术突破

在台积电2025北美技术研讨会上，台积电全面介绍了多项关键先进技术进展，并深入剖析了塑造半导体产业未来的核心挑战与机遇。特别是由资深技术高管——Kevin Zhang博士、Yuh-Jier Mii博士和Cliff Hou博士——就制程技术、系统集成、设计平台与材料创新等方面提出了前瞻性观点。芯视界研究团队已为付费会员准备了独家深度解读报告，对台积电管理层勾勒的未来技术路线图中的技术亮点与战略方向进行全方位解析。

随着AI技术从云端数据中心向边缘计算设备快速渗透，智能化正在实现全域覆盖。这场AI革命正从集中式计算向边缘环境扩展，嵌入每个终端设备，并推动AI智能手机、AI PC、AI增强型AR/VR设备、人形机器人、自动驾驶出租车和AIoT系统等新一代应用的爆发式增长。这一演进正在形成以AI数据中心为核心，向外辐射赋能各类智能应用的庞大生态系统。如此深刻的变革对半导体技术提出了前所未有的要求，使得从AI终端到云平台的整个技术链条都必须实现先进逻辑制程的全面提升。在AI终端领域，CPU已进入3nm/4nm节点设计，GPU向5nm推进，存储与Wi-Fi组件正迈向6nm/7nm；边缘计算中AI加速器与存储控制器主要采用6nm/7nm技术，网络芯片仍以7nm为主；网络基础设施中的AAU（有源天线单元）、BBU（基带单元）、光ASIC、控制器与FPGA等关键部件集中在5nm至7nm技术节点；而云计算平台正积极向3nm/4nm节点迁移，集成3nm/5nm AI加速器与5nm网络芯片。整体来看，从AI边缘设备到云端数据中心，整个AI计算链正在快速向新一代先进半导体节点演进，积极采用新技术以满足未来产品对更高性能、更低功耗与更高集成密度的迫切需求。

台积电的先进技术路线图清晰勾勒了未来制程演进路径。自2020年推出N5制程以来，经过N5P、N7A等优化，2022年推进至N4节点，2023年推出N3及其衍生品N4P/N4X，2024年正式进入N3E与N5A时代。2025年计划导入N2与N3P/N3X技术，展现全面进取的领先战略。展望2026-2028年，将陆续推出N2P、N3A、A16与N2X节点，最终向A14技术节点迈进以巩固先进制程领导地位。针对中低端移动设备、消费电子及基站等主流市场，路线图显示将从12FFC+、16FFC+稳步过渡至N6、N4P、N4C节点，并计划后续向N3C技术迁移。整体而言，无论高端或主流市场，台积电制程技术正在快速向能效与性能更优的新一代节点推进。特别是AI加速器、数据中心服务器与高端移动设备等领域对高密度、高性能、低功耗芯片的旺盛需求，将持续驱动半导体制程技术的激进创新与微缩演进。

在下一代节点验证方面，台积电A14制程通过早期物理实现已展现卓越的PPA（性能、功耗、面积）优势。相较N2节点，A14在相同工作电压下运算速度提升10%-15%，核心面积缩减约20%。这种性能、能效与面积微缩的全面提升，既实现了更高算力又促进了芯片小型化与系统级功耗优化，将对数据中心AI训练加速器、高性能计算平台与下一代高端移动处理器等关键应用领域产生直接而深远的影响，加速未来智能计算基础设施的建设进程。

关于N2制程进展，台积电强调生产推进顺利，已完成多个客户流片。N2采用的纳米片器件性能已接近目标参数，256Mb SRAM测试芯片平均良率超过90%，展现出优异的工艺稳定性与成熟度。按路线图规划，N2将于2025下半年进入量产，2026年推出增强型N2P节点以进一步提升性能与能效。针对高频计算应用的N2X变体预计2027年问世，可实现约10%的最大工作频率(Fmax)提升。具体指标方面，相较于现行N3E节点，N2P在相同功耗下运算速度提升约18%，同等速度下功耗降低36%，逻辑密度提升超1.2倍，芯片整体密度提升至少1.15倍。这些突破性进展使N2技术族成为未来数年的关键赋能者，推动能效突破并支撑未来AI与高性能计算平台发展。

为深度优化数据中心AI与高性能计算产品，台积电A16制程平台展现出卓越的PPA改进。相较N2P节点，A16在运算速度提升约8%的同时实现功耗降低约20%。这些提升主要得益于更低的IR压降与更短的互连长度，通过降低互连电容显著改善系统能效与计算性能。这种全方位优化对于支撑生成式AI训练负载与大语言模型推理系统等需要超高带宽、低延迟与大规模算力的平台尤为重要，使A16成为驱动下一代智能计算基础设施升级的关键技术之一。

展望更长远发展，晶体管架构正从FinFET坚定迈向纳米片技术，并明确以CFET（互补式场效应晶体管）架构为主流演进方向。CFET技术通过垂直堆叠P型与N型晶体管于单一结构，突破传统水平布局限制，实现更高器件密度与更短互连长度，为持续微缩提供关键支撑。随着传统硅基材料逼近物理极限，台积电正积极探索二维过渡金属硫化物（2D TMDs）等后硅技术，采用WSe₂、MoS₂等材料以获取优于硅基的静电控制与微缩能力，同时开展碳纳米管（CNT）技术研究，以高载流子迁移率与低工作电压为目标开发新型沟道材料。这些前瞻性创新将支撑未来亚1nm乃至埃米级器件发展，助力摩尔定律在后硅时代持续演进。

随着AI与高性能计算需求激增，半导体技术演进已不再局限于晶体管微缩，互连材料与封装架构的进步成为突破系统级性能极限的关键。在互连材料创新领域，台积电正着力推动电阻与电容双重优化以提升PPA指标。铜互连时代通过新型低阻通孔（Novel Low-R Via）、新型低k介质（New Low-k ESL）与先进阻挡层（New Barrier）等技术组合，实现通孔电阻降低约25%、电容减少6%、线阻下降15%，有效缓解制程微缩带来的互连延迟与功耗攀升问题。面向后铜时代，正推进金属刻蚀结合气隙结构、采用钌（Ru）/钨（W）/钼（Mo）等新型导电材料以进一步降低耦合电容，并积极开发插层石墨烯结构以实现超30%的电容削减。这些创新将显著降低互连延迟并提升信号完整性，为突破1nm节点后的终极微缩提供关键材料基础。

在系统集成方面，针对AI计算日益严苛的功耗需求，台积电开发了新一代HPC/AI系统集成技术平台。该平台将最先进FinFET逻辑制程、高带宽内存堆叠（HBM）、硅光引擎（SiPh）与高效供电方案整合于高度集成化、模块化的计算架构中。基于大尺寸高密度基板，通过主动硅片（Active Die）、本地硅互连（LSI）、嵌入式稳压器（IVR）与深沟槽电容（DTC）的紧密集成，实现高速低延迟计算互连的同时显著提升电源完整性与热管理能力。在数据传输层面，采用硅光模块实现封装级光信号直连，相较传统铜互连实现带宽密度的大幅提升与功耗的显著优化。该解决方案特别适合支撑超大规模生成式AI模型与超大规模数据中心内部的高性能通信需求，为下一代智能计算基础设施奠定坚实技术基础。

针对存储与计算单元间互连的严苛挑战，台积电持续推动HBM基板芯片（Base-Die）技术创新。传统HBM架构将DRAM裸片直接堆叠于逻辑层（SoC）之上，但随着数据存取需求的持续增长，该方案遭遇带宽瓶颈与系统性能限制。新一代平台将HBM基板芯片作为独立中介层，通过大面积中介层与SoC连接，在保持逻辑微缩与性能优化的同时实现灵活的多层存储堆叠，显著提升数据存取效率与系统带宽。针对当前HBM4世代，台积电采用N12制程技术制造基板芯片，相较前代设计实现功耗降低超40%。展望未来，计划向N3制程迁移并于2026年后启动量产，为下一代HBM/AI系统提供更高集成密度与能效优势。

在HBM基板芯片技术演进路线图中，台积电规划了从N12向N3的清晰过渡路径：N12制程将支撑即将量产的HBM4实现首波超低功耗优势，N3制程则作为未来更高堆叠层数与更大带宽需求的HBM5及后续世代的技术基石。这一战略突显出台积电不仅在先进逻辑制造领域保持领先，更在存储互连、先进封装与系统级集成（SiP）领域建立从材料到器件再到系统的全方位竞争优势，为支撑未来AI计算、超大规模数据中心与下一代高性能存储需求奠定了坚实且可扩展的技术基础。