Yole | Chiplet集成与异构计算

引言

半导体行业正处于发展的关键转折点。在几十年依赖摩尔定律（观察到微芯片上的晶体管数量大约每两年翻一番）之后，行业在通过传统单片芯片缩放继续这一轨迹方面面临重大挑战。硅的物理限制、不断攀升的制造成本以及日益增加的设计复杂性都导致摩尔定律放缓。作为响应，行业已开始接受向Chiplet架构和异构集成的范式转变，这代表了对半导体系统设计、制造和封装方式的根本性重新思考。

Chiplet是可以在单一封装内组合以创建完整系统的较小、专用硅片。与在单一芯片上集成所有功能的单片系统芯片(SoC)不同，基于Chiplet的设计将系统分解为功能块，这些功能块可以单独制造，然后使用先进封装技术集成。这种方法允许不同组件使用最适合每种功能的工艺节点制造，优化性能、功耗和成本，同时提高制造良率。

本文探讨Chiplet集成和异构计算的演变，研究这些半导体设计转型方法的技术方面、市场动态和未来轨迹。通过利用先进封装技术和新型集成方法，基于Chiplet的设计实现了超越传统单片方法可能实现的持续性能扩展，在多个应用领域创造了创新机会[1]。

图1说明了从单片系统芯片(SoC)设计到基于Chiplet架构的演变路径。显示了不同方法，包括将复杂SoC分解为更小的功能Chiplet以及复制SoC芯片创建更大系统，强调了Chiplet如何使用针对特定功能优化的不同工艺节点制造。

Chiplet方法：概念和驱动因素

Chiplet方法代表了半导体系统设计的根本性重新构想。传统SoC设计将所有系统功能集成到单一单片芯片上，而基于Chiplet的设计将系统分为更小的专用芯片，这些芯片单独制造，然后集成在单一封装中。这种架构转变由几个重塑半导体设计经济和技术可能性的关键因素驱动。

采用Chiplet的主要驱动因素之一是先进半导体工艺节点成本和复杂性的上升。随着晶体管尺寸继续缩小，在前沿设计和制造芯片的成本呈指数级增长。5nm设计的完整掩模集可能超过2亿美元，使先进节点仅对高容量、高性能应用在经济上可行。Chiplet允许设计师选择性地迁移最受益于先进节点的设计部分，同时将其他功能保留在更成熟、更具成本效益的工艺技术上。

制造良率是另一个关键因素。随着芯片尺寸增加，缺陷影响每个芯片的概率呈指数级增长，显著降低制造良率并增加成本。通过将大型设计分解为较小的Chiplet，缺陷的影响限制在较小的硅片上，提高总体良率并减少浪费。这种良率优势对于需要大型单片芯片的大型复杂系统尤为显著。

Chiplet还能提供产品设计更大的灵活性和上市时间优势。不同团队可以独立处理不同Chiplet，Chiplet可以在多个产品中重复使用。此外，Chiplet允许混合搭配来自不同供应商或技术代的组件，创造更模块化的系统设计方法。

图2强调了行业如何从2D Chiplet集成向3D堆叠Chiplet发展，以获得更大密度和性能。展示了AMD在MI300x AI加速器中的3D Chiplet方法，其中重新配置Chiplet排列的能力使针对特定市场细分的目标优化成为可能，并缩短了上市时间。

技术实现和封装技术

基于Chiplet设计的成功实施很大程度上依赖于先进封装技术，这些技术能够在各种芯片之间实现高密度、高性能连接。几种关键封装方法已经出现，支持Chiplet集成，每种方法具有不同特性和应用。

使用硅中间层的2.5D集成是Chiplet集成最早且最广泛采用的方法之一。在这种方法中，多个Chiplet并排放置在硅中间层上，中间层包含高密度布线层连接Chiplet。中间层还包括通硅通孔(TSV)连接到底层封装基板。这种方法实现了Chiplet之间非常高带宽的连接，但由于硅中间层而成本相对较高。

硅桥接技术，如英特尔的嵌入式多芯片互连桥接(EMIB)，通过在封装基板内嵌入小型硅桥接，在相邻Chiplet之间提供高密度连接，提供了一种替代方法。这种方法可以实现与硅中间层相似的互连密度，但由于不需要完整中间层而成本更低。

扇出晶圆级封装技术也已发展支持Chiplet集成，超高密度扇出(UHD-FO)通过重分布层实现Chiplet到Chiplet的连接，无需硅中间层。台积电的带本地硅互连的集成扇出(InFO-LSI)技术就是这种方法的例子。

Chiplet的3D堆叠代表最先进的集成方法，Chiplet垂直堆叠并通过通硅通孔(TSV)或混合键合等技术连接。3D堆叠最大化集成密度并最小化组件之间的距离，导致更高性能和更低功耗。

图3说明了用于Chiplet之间横向通信的各种先进封装解决方案，包括EMIB、CoWoS、LSI、S-Connect、FoCoS、FOEB和DBHI。这些技术实现了封装中水平排列Chiplet之间的高密度互连，不同方法提供不同水平的互连密度和性能。

混合键合已成为Chiplet集成的特别有前途的技术，尤其是3D堆叠。与使用微凸点的传统互连方法不同，混合键合在更精细间距上创建直接铜到铜连接，实现更高的连接密度。这项技术正在彻底改变Chiplet集成，允许堆叠芯片之间达到空前水平的垂直集成和通信带宽。

互连技术的选择显著影响基于Chiplet系统的性能、能效和成本。不同应用可能需要基于带宽、延迟、功耗和成本的特定要求采用不同方法。

图4解释了混合键合技术的概念及其各种实现，包括晶圆对晶圆、芯片对晶圆和芯片对芯片方法。混合键合实现了芯片之间金属和介电材料的直接键合，无需中间凸点，允许更精细的互连间距和更高的连接密度。

标准化和行业倡议

广泛采用基于Chiplet的设计需要标准化接口和商业模式，实现来自不同供应商的Chiplet之间的互操作性。几个行业倡议已经出现，解决这些挑战并促进Chiplet生态系统的发展。

通用Chiplet互连快车(UCIe)联盟，由英特尔、AMD、ARM、台积电和三星等领先公司创立，正在开发芯片到芯片互连的开放行业标准。UCIe旨在建立标准化芯片到芯片互连，使来自不同供应商的Chiplet能够集成到单一封装中，促进更开放的生态系统并加速创新。

开放计算项目的开放领域特定架构(OCP ODSA)子项目正致力于创建具有标准化接口和商业模式的开放Chiplet生态系统。ODSA的线束(BoW)接口规范旨在提供连接Chiplet的标准化、具成本效益的方法。

中国Chiplet联盟也推出了自己的先进成本驱动Chiplet接口(ACC 1.0)标准，专注于在国内中国供应链内优化成本控制和商业可行性。

这些标准化努力对于实现真正的Chiplet市场非常关键，在这个市场中，不同供应商可以提供兼容的Chiplet，这些Chiplet可以集成到完整系统中。然而，在协调各利益相关者的技术和商业利益以及确保这些标准的广泛行业采用方面仍存在挑战。

图5提供了UCIe(通用Chiplet互连快车)标准的概述，该标准旨在实现来自不同供应商的Chiplet之间的互操作性。显示了UCIe的架构、关键指标和采用目标，强调了在创建基于Chiplet设计的开放生态系统中的作用。

市场应用和案例研究

Chiplet集成和异构计算正在各种市场领域迅速采用，高性能计算(HPC)和人工智能(AI)领先。几个突出的实现展示了基于Chiplet设计的多样化方法和好处。

在AI加速器领域，英伟达的H100 GPU使用台积电的CoWoS-S技术集成大型GPU芯片与六个HBM(高带宽内存)堆栈，实现前所未有的内存带宽，为AI计算引擎提供支持。这种设计使大型语言模型和其他AI应用的训练和推理所需的性能成为可能。

AMD在CPU和GPU产品线中开创了基于Chiplet的方法。Ryzen处理器使用Chiplet架构，CPU核心在先进工艺节点上制造，而I/O功能在单独的、更成熟的节点上。AMD的MI300系列AI加速器进一步采用这种方法，使用混合键合技术结合CPU和GPU Chiplet与HBM内存在3D堆叠配置中。

英特尔的Ponte Vecchio GPU用于高性能计算，采用复杂的基于Chiplet设计，使用英特尔的EMIB和Foveros封装技术集成40多个不同tile。这种方法允许英特尔使用最适合每个功能的工艺技术进行优化，同时保持Chiplet之间的高带宽连接。

在移动领域，苹果的A系列处理器以及最近的Mac电脑M系列处理器利用先进封装技术集成多个芯片，尽管苹果使用更传统的方法，采用较少、较大的芯片，而不是高度分解的Chiplet方法。

这些实现展示了基于Chiplet方法的灵活性，可以根据不同应用领域的特定要求进行定制。还强调了先进半导体工艺技术与复杂封装和集成方法的融合，创造超越传统单片设计限制的系统。

图6提供了英伟达H100 GPU封装的详细视图，使用台积电的CoWoS-S技术集成大型GPU芯片与六个HBM内存堆栈。横截面视图显示了硅中间层如何在GPU和内存之间提供高带宽连接，实现先进AI应用所需的性能。

挑战和技术考虑

尽管Chiplet集成和异构计算提供了显著优势，但要充分实现潜力，仍需解决几个技术挑战。这些挑战跨越设计、制造、测试和系统级考虑。

设计复杂性在基于Chiplet的方法中显著增加。设计师必须仔细考虑跨多个芯片的功能分区、Chiplet之间的接口、电源传输、热管理和信号完整性。多芯片设计的工具和方法仍在发展，行业缺乏传统SoC设计中存在的成熟生态系统。

测试是基于Chiplet系统的另一个主要挑战。每个Chiplet必须在集成前进行单独测试，确保满足规格（已知良好芯片测试），并且组装系统必须作为整体进行测试。先进封装中使用的精细间距互连可能难以探测，内部节点的访问可能有限。需要新的测试方法和设备解决这些挑战。

热管理在基于Chiplet的设计中变得更加复杂，特别是3D堆叠配置。多个产热芯片靠近放置，有效散热变得具有挑战性。先进冷却解决方案和热意识设计方法对防止热问题限制系统性能非常重要。

图7概述了基于Chiplet设计相关的关键挑战，包括TSV制造困难、Chiplet及互连测试复杂性、与共同设计和热考虑相关的封装挑战，以及接口和集成方面的一般挑战。

跨多个Chiplet的电源传输和管理也带来显著挑战。每个Chiplet可能有不同的电源要求，在管理不同电源域之间的转换的同时向所有芯片传递清洁电源需要仔细设计。背面电源传输网络(BPDN)正成为这些挑战的潜在解决方案，允许电源从芯片背面传输，而信号布线占据正面。

系统级优化在基于Chiplet的设计中变得更加复杂。设计师在做出分区、接口和封装决策时必须考虑整个系统。完整系统的性能和效率不仅取决于优化单个Chiplet，还取决于优化之间的交互。

尽管存在这些挑战，行业通过协作努力、标准化倡议和技术创新，在解决这些问题方面取得了快速进展。随着这些挑战被克服，Chiplet集成和异构计算的潜力将更加充分实现。

未来趋势和创新

Chiplet集成和异构计算的演变预计将以快速步伐继续，几个新兴趋势和创新将塑造未来发展。这些进步将进一步增强基于Chiplet系统的能力和应用。

增加维度集成是一个关键趋势，行业从2D（并排）到2.5D（基于中间层）再到真正的3D（堆叠）集成发展。未来系统可能采用更复杂的集成方案，具有多层堆叠和针对不同要求优化的各种类型互连。这种演变将实现更高水平的集成密度和性能。

Chiplet的光学互连代表另一个有前途的方向。随着数据率继续增加，传统电气互连在功耗和信号完整性方面面临挑战。Chiplet之间的光学互连可以提供更高带宽和更低功耗。英特尔和台积电等公司正在开发集成光子学解决方案，最终可能纳入基于Chiplet的设计中。

先进基板技术，特别是玻璃核心基板，正成为Chiplet集成传统有机基板的替代品。玻璃基板提供更好的尺寸稳定性、更好的信号完整性，以及大型基板潜在的更低成本，使下一代基于Chiplet系统更适合。

图8比较了玻璃核心基板与传统有机基板在各种性能指标上的表现。玻璃基板在形状因子灵活性、热管理、互连密度和供应链多样化方面提供优势，尽管有机基板目前在成本效益和可制造性方面保持优势。

单一封装内多样化器件技术的集成将继续扩展。除了当前专注于集成不同类型的处理器和内存外，未来系统可能通过基于Chiplet的方法结合RF组件、传感器、MEMS器件，甚至光子学和量子器件等新兴技术。这种扩展将实现以前用单片设计不切实际的新应用和用例。

商业模式和供应链动态也将继续演变，支持Chiplet生态系统。可能出现专业Chiplet提供商、专注于系统集成的设计公司以及设计、测试和集成的新服务模式。这些发展将进一步加速创新并扩大基于Chiplet方法在行业中的采用。

结论

Chiplet集成和异构计算代表半导体设计哲学的根本转变，随着传统缩放方法面临越来越多挑战，提供了一条前进道路。通过将复杂系统分解为可以单独优化然后使用先进封装技术集成的专用Chiplet，行业可以继续提供推动技术进步的性能、效率和功能改进。

基于Chiplet方法的采用在各种市场领域加速，从高性能计算和AI到移动设备和汽车应用。行业领导者正大力投资开发实现Chiplet全部潜力所需的技术、标准和生态系统。虽然在设计、测试、热管理和系统级优化等领域仍存在显著挑战，但整个行业的协作努力在解决这些问题方面取得了快速进展。

随着Chiplet集成和异构计算继续发展，将实现使用传统单片方法不可能实现的系统集成和性能新水平。半导体设计的未来不仅在于缩放单个晶体管，还在于重新思考如何将多样化技术组合成集成系统。Chiplet不仅是摩尔定律放缓的临时解决方案，而是将塑造半导体创新下一个时代的新范式。

图9比较了不同集成方法的特性，包括多芯片模块(MCM)、系统芯片(SoC)、系统级封装(SiP)和Chiplet。根据集成级别、互连技术、灵活性、成本、性能、良率、设计复杂性和上市时间考虑等因素评估每种方法，突出基于Chiplet设计的特定优势。