光电共封装技术在数据中心网络中的应用与发展

引言

数据中心不断发展以满足对更高带宽和更好能效的需求，正在迅速获得关注的技术是光电共封装 (CPO)。本文探讨CPO的概念、重要性、实现方式及面临的挑战[1]。

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为什么选择CPO？

数据中心向CPO交换机的转型看起来不可避免，主要由其提供的功耗节省驱动。在2025年光纤通信会议(OFC)上，厂商广泛展示了集成在ASIC封装内的光电引擎，而Jensen Huang在GTC 2025上展示了CPO交换机。

然而，业内仍存在争论。Arista联合创始人Andy Bechtolsheim继续倡导线性可插拔光学(LPO)。LPO移除了板载数字信号处理器，比传统可插拔光学模块消耗少30-50%的功率。Bechtolsheim认为，在1600G一代中，LPO和CPO的能效相当，那为何要接受CPO带来的额外复杂性？

他的担忧包括配置灵活性丧失(所有端口必须使用相同类型的光学元件)、混合光学类型的困难、潜在的供应商互操作性问题以及可维护性挑战。使用CPO，检查或更换故障光学组件需要更长时间，而封装中的光学端口故障意味着交换机吞吐量降低且无法轻松更换。

尽管存在这些担忧，过去两年行业已取得显著进展，CPO技术变得更加可靠。展望400G每通道SerDes时代，CPO可能成为唯一可行选择，因为即使是最好的PCB通道或飞线电缆可能引入过多的插入损耗。

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CPO集成方法

图1：各种光学集成技术，显示了将光学组件与ASIC集成的不同方法，包括硅中介层和有机基板方法。

有两种主要方法将光电引擎集成到ASIC封装中：

1. 硅中介层方法：核心芯片和电子集成电路(EIC)位于硅中介层上或通过类似Intel EMIB的硅桥连接。光电子集成芯片(PIC)要么3D堆叠在EIC上，要么放置在有机基板中。这种方法通过利用高密度D2D链接和中介层布线缩短并改善了核心芯片与光电引擎之间的电气链接，从而产生更小的封装。

然而，在中介层上放置高功率EIC和核心芯片会使热管理变得复杂。如果PIC堆叠在EIC上，散发EIC热量会变得更加困难。此外，大型硅中介层增加了成本和复杂性，其尺寸限制了可以环绕ASIC的光学模块数量。

2. 有机基板方法：这种方法将光电引擎保持在ASIC封装内的有机基板上。PIC和EIC组装在一起(通常是PIC在底部的堆叠)形成紧凑的光电引擎模块，安装在围绕主芯片的有机基板上。核心芯片通过SerDes接口与EIC通信。

这种方法允许光电引擎在基板上间隔分布，有助于热隔离。每个引擎可以有自己的小型散热器或进行间隔以获得更好的气流。没有大型中介层的限制，封装可以做得更大以容纳更多引擎。虽然组装过程复杂，但具有模块化特性，光电引擎可以在安装前独立测试。

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对比实现：Broadcom与Nvidia

Broadcom和Nvidia都开发了CPO解决方案，但采用不同方法：

Broadcom去年推出了基于Tomahawk-5 ASIC的Bailly CPO交换机，封装内集成了八个6.4 Tbps硅基光电子引擎。总离包光学带宽为51.2 Tb/s(64 x 800 Gbps或128 x 400 Gbps)。下一代102.4 Tbps CPO交换机可能使用围绕Tomahawk-6芯片的改进型硅基光电子引擎的演进架构。

图2：Broadcom的Bailly CPO ASIC，显示了Tomahawk-5 ASIC封装内光电引擎的集成。

NVIDIA的平台扩展更高，目标是100 Tb/s及以上。他们的Quantum-X InfiniBand交换机系统将拥有144个800 Gb/s端口，总带宽115.2 Tbps，使用四个Quantum-X CPO封装。每个封装带宽为28.8 Tbps。

图3：来自Nvidia GTC 2025演示的Quantum-X光电子交换机系统，显示了多个CPO封装集成以实现高带宽。

Spectrum-X光电子以太网交换机系列将提供128个800G端口，提供102.4 Tb/s带宽，可能使用两个Spectrum-X CPO封装。还将提供更大配置的512个800G端口(409.6 Tb/s)版本。

Broadcom的Bailly芯片直接在ASIC封装内集成了6.4 Tbps硅基光电子引擎。这些高密度边缘安装的光电引擎通过有机基板上的短芯片到芯片连接与核心芯片接口。

图4：Nvidia的CPO架构可视化，取自GTC 2025演示，显示了光学组件如何与主ASIC封装集成。

NVIDIA的方法结合了多个1.6 Tbps硅基光电子引擎，这些引擎采用TSMC的COUPE™工艺，在光电子芯片上堆叠电子芯片。三个引擎聚集在一个可拆卸的光学子组件(OSA)中，吞吐量为4.8 Tbps。这意味着光电引擎位于可更换模块上，与交换机基板配合，而不是像Broadcom那样永久性地粘合，解决了可维护性问题。

图5：来自Nvidia GTC 2025演示的Quantum-X和Spectrum-X CPO封装详细视图，显示了核心交换芯片、I/O芯片和光电引擎的组织。

对于光纤耦合，Broadcom使用从光电引擎边缘耦合的光纤连接以实现高前面板密度。光纤精确对准并永久粘合到光电芯片上的波导面。在其第一代CPO中，Broadcom似乎使用400 G-FR4，采用CWDM在单根光纤上实现四个100G通道。每个光电引擎有16对光纤处理6.4T吞吐量。

Nvidia的Quantum-X InfiniBand交换机封装每个CPO封装有324个光学连接。为支持144 x 200 Gbps，需要144对光纤，其余36个用于连接ASIC的激光器。

Broadcom和Nvidia都将高功率激光器保持在主交换机封装之外，使用外部可插拔激光器模块。光纤跳线将这些模块的连续波光传输到共封装的光电引擎中，保持功率低并提高可靠性。Broadcom使用16个可插拔激光器模块，每个6.4 Tbps光电引擎两个。NVIDIA大幅减少了所需的激光器总数 - 在Quantum-X系统中，仅18个激光器模块为所有144 x 800G光学通道提供光源。

对于调制器，Broadcom可能使用马赫-曾德尔调制器(MZM)，对激光器不稳定性敏感度低，温度容差更好，但功率更高且占用空间更大。Nvidia选择了微环谐振调制器，占用空间更小，需要更低驱动电压，功耗更低(1-2 pJ/bit，相比MZM的5-10 pJ/bit)。

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未来方向和挑战

图6：光电子Fabric或中介层技术插图，取自LightMatter，显示了光学组件如何作为基层集成在计算元素下方。

图7：另一种光电子中介层技术插图，取自Celestial.ai，显示了将光学组件与计算元素集成的不同方法。

CPO技术的未来正朝着突破带宽墙的几种方法发展：

• 垂直耦合：不同于边缘耦合，垂直耦合使用片上衍射光栅耦合器或镜面将光从芯片顶部表面耦合出去。这允许光学I/O放置在芯片区域上，而不仅仅是周边，潜在地增加带宽密度。
• 多核光纤与光纤间距减少：多核光纤(MCF)在一个光纤包层中包含多个独立核心，有效利用有限的前面板区域。另一种方法是减小间距 - 标准SMF带状光纤间距约为250μm，但使用更薄光纤可以实现50μm甚至更小的间距。
• 光电子Fabric/中介层：传统CPO的替代方案是在核心芯片下方使用光电子中介层或Fabric。这种3D堆叠配置将激光器、波导和光学开关/路由放在基层，计算或内存Chiplet安装在上面。由于光电子中介层可以很大，它为光学I/O提供了很长的"边缘"，导致每毫米带宽很高。
  

CPO部署仍面临几个挑战：生态系统中断、运营复杂性、可靠性验证、成本以及热管理问题。CPO改变了供应链，可能减少采购灵活性。现场更换和故障管理变得更加复杂，需要更换整个组件而不仅仅是交换模块。虽然CPO可能提供更高可靠性，但这需要通过大规模、长期部署来验证。目前，CPO相对于高体量可插拔光学组件没有显著成本优势。在ASIC封装内集成热敏感光学组件带来重大热挑战，通常需要液体冷却。

考虑到这些挑战以及1.6T可插拔光学的快速成熟，在200G/通道一代中CPO大规模部署用于扩展应用似乎不太可能。然而，业界预计将进行越来越大规模的测试部署，以验证技术和运营模型。

CPO在扩展使用场景(机架内连接)中显示出较好的应用潜力，在这种情况下，整个机架解决方案更有可能来自单一供应商，简化了生态系统挑战。光学背板/中板链接在布线和传输距离方面提供了显著改进，单根带状光纤可能替代数十根铜缆。

当前的重点是用于交换机的CPO，因为这是最迫切的痛点。CPO交换机的成功部署将为数据中心基础设施中其他地方扩展光电子技术提供良好基础，促进光网络技术的发展与应用。