半导体工艺中 ILD0与ILD工艺有什么区别？

ILD0 与 ILD（ILD1及以上）层次结构

• ILD0（前金属介质层/PMD）：通常位于晶体管（包括栅极和源漏区）之上，处于局部互连层（local interconnect）或第一金属层（M0/M1）之前。例如在高K金属栅栅后（Gate-last）工艺中，会先在 dummy 多晶硅栅上沉积一层ILD0（即前金属介质），通过CMP平坦化多晶硅栅 。ILD0常由氧化物组成，并常含有硅氮化物阻挡层（Contact Etch Stop Layer） 。它主要隔离晶体管与第一级互连，属于后段互连工艺开始的一部分。局部互连层距离较近，通常宽度和厚度较小，材料可能使用多晶硅或钨等高电阻率材料 。
  
  

• ILD1及以上（后续层间介质）：位于第一金属层之上，承载全局互连（global interconnect）信号。随着互连层级增多，线宽和线距增大，用于更远距离的信号传输 。此时的ILD属于典型的后端互连（BEOL）工艺，介质材料多为低介电常数（low-k）材料（如碳掺杂SiO2、多孔SiOCH等），用于降低金属互连间的寄生电容 。根据工艺节点的不同，45nm节点后采用低k（k<3.9），32nm及以下进一步采用纳米孔低k（k<2.7）材料 ，先进节点（如7nm）仍为铜互连+超低k体系 。
  
  

材料选择与沉积方式对比

• ILD0 材料：以二氧化硅为主，历史上早期可采用掺硼磷硅氧玻璃（BPSG）并高温回流平坦化，但在先进节点更多采用TEOS或其他CVD氧化物，甚至自旋法（Spin-on Glass, SOG）沉积。节点如28nm的HKMG流程中，常在dummy gate上面CVD沉积一层ILD0（二氧化硅），之后CMP平坦化 ；在FinFET工艺里亦类似。ILD0层通常较厚（几十纳米至百多纳米）以覆盖栅高差，并且需要与栅极等材料兼容（耐高温或耐蚀刻）。沉积方式可采用PECVD、LPCVD/SACVD等工艺，其中PECVD低温沉积易集成。
  
  

• ILD1及以上材料：主要采用低k介质，如碳掺杂氧化硅（SiCOH）或多孔SiOCH等，新工艺节点中k值不断降低 。28nm工艺开始普遍引入纳米孔低k介质（k＜2.7） ，7nm节点继续沿用铜互连+低k材料方案 。沉积方式常用PECVD或亚常压CVD（SACVD）以获得高均匀性和填充性；对于极低k，可能还需等离子辅助或光固化（UV cure）等后处理来稳定介质结构。
  
  

平坦化（CMP）及其他工艺差异

• ILD0 平坦化：尤其在高K金属栅“栅后”工艺中非常关键。沉积ILD0后需要CMP抛光以展平Dummy栅顶面，实现多晶硅栅暴露（Poly-Si open CMP） 。ILD0 CMP通常采用多步骤抛光：首先用SiO₂研磨液去除大部分氧化物，接近多晶硅栅时再换用氧化铈研磨液停止在SiN层 ；由于同时要研磨SiO₂、Si₃N₄和多晶硅，对各材料的选择性和抛光均匀性要求极高 。若抛光不足，会导致栅极过高影响后续金属填充（产生under-etched contact） 。因此ILD0 CMP工艺窗口窄，对工艺控制要求严格 。
  
  

• ILD1平坦化：在金属层制程中以双大马士革（Dual Damascene）工艺为主。典型流程是先在低k介电层上刻蚀形成沟槽（走线）和通孔，然后沉积金属（铜）并进行CMP抛光去除多余金属。在这个过程中，不同层间的CMP主要针对金属进行（例如铜CMP），主要磨掉金属和阻挡层（Ta/TaN） 。虽然CMP难度较ILD0专门CMP略低，但也需应对低k材料较脆弱、易坑蚀等挑战。此外，为改善平坦度和填充性，ILD1层在沉积前后常采用孔隙封闭、氟化和交联等工艺。
  
  

特殊工艺层与止蚀/硬掩膜

• ILD0 特殊层：ILD0通常包含一个硅氮化物接触蚀刻停止层（CESL），位于晶体管源漏区（或栅顶）与氧化物介质之间 。CESL既作为电流应力优化（应变层）又作为通孔刻蚀停止层，保护栅极和沟槽。CMP前后，有时在ILD0顶层叠加硬掩膜（如SiN或SiC）以限制抛光末点或辅助下一步光刻图形。整体上，ILD0堆栈由氧化物和硅氮化物层组成 。
  
  

• ILD1及以上特殊层：每层金属互连上方通常覆盖一层钝化/封装层，如碳化硅（SiC）或氮化硅等，用于保护低k介质并充当CMP抛光和刻蚀的硬掩膜。例如，在铜双大马士革中，会先沉积一层SiN/SiC盖层，作为介质顶层（Cap layer）和刻蚀硬掩膜，以便随后刻蚀沟槽/通孔 。另外，每个金属线/通孔内部需形成阻挡层（如TaN）防止铜扩散。这些隔离/保护层在ILD1以上每层互连工艺中周期重复出现。