Capture Allegro学习笔记

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Capture Allegro学习笔记
Allegro中常见的文件格式
.brd 工具：PCB DesignExpert   PCB布线
.ddb      工具：Protel
.art  工具：CAM350  AllegroPCB Design file/impot ARTwork
.d      工具：pads2005
.drl     工具：Protel
.opj     设计项目工程
.olb     创建新的元件库
allegro/APD.jrl ：记录开启 Allegro/APD 期间每一个执行动作的 command .  
产生在每一次新开启 Allegro/APD 的现行工作目录下
.env ： 存在 pcbenv 下,无扩展名,环境设定档.
allegro/APD.ini ： 存在 pcbenv 下,记录 menu 的设定.
allegro/APD.geo ： 存在 pcbenv 下,记录窗口的位置.
master.tag ： 开启 Allegro/APD 期间产生的文字文件 ,记录最后一次存盘的 database文件名称,下次开启 Allegro/APD 会将档案 load 进来.
从 Allegro/APD.ini搜寻 directory = 即可知道 Master.tag 存在的位置 .
lallegro.col ： 存在 pcbenv 下,从设定颜色的调色盘 Read Local 所写出的档案.只会影响到调色盘的 24 色而不会影响 class/subclass 的设定.
.brd ： board file(Allegro).
.mcm ： multi-chip module(APD) ,design file.
.log ： 记录数据处理过程及结果.
.art ： artwork 檔.
.txt ： 文字文件,如参数数据,device 文件 .. 等.
.tap ： NC drill 的文字文件.
.dat ： 资料文件.
.scr ： script 或 macro 记录文件.
.pad ： padstack 檔.  
.dra ： drawing 档, create symbol 前先建 drawing ,之后再 compiled 成 binary symbol 档.
.psm ： package symbol ,实体包装零件.
.osm ： format symbol , 制造,组装,logo图形的零件.
.ssm ： shape symbol , 自订 pad 的几何形状,应用在 Padstack Designer.
.bsm ： mechanical symbol , 没有电器特性的零件.
.fsm ： flash symbol , 负片导通孔的连接方式.
.mdd ： module ,模块,可在 Allegro 建立,包含已 placed , routed 的数据.
.sav ： corrupt database,当出现此种档案时,表示你的板子的数据结构已经破坏，情况不严重可以用DB Doctor修复。
文件后缀名                              文件类型
.brd                                 普通的板子文件
.dra                           Symbols或Pad的可编辑保存文件
.pad                         Padstack文件，在做symbols时可以直接调用
.psm                          Library文件，存package>partsymbols
.osm                          Library文件，存格式化  symbols
.bsm                          Library文件，存机构  symbols
.fsm                               Library文件，存flash symbols
.ssm                           Library文件，存shape symbols
.mdd                            Library文件，存module definition
.tap                               输出的包含NC drill数据的文件
.scr                              Script 和macro 文件
.art                                输出的底片文件
.log                                 输出的一些临时信息文件
.color                              View层面切换文件
.jrl                               纪录操作Allegro的事件
Cadence SPB 15.5整个软件系统分为18个功能模块：
1)Design Editor
Design Entry HDL 允许采用表格、原理图、Verilog HDL 设计，是以前版本的Concept HDL
2)Design Entry CIS 对应于以前版本的Capture、Capture CIS
3)Design Entry HDL RulesChecker  Design Entry HDL规则检查工具
4)Layout Plus  原OrCAD的PCB设计工具
5)Layout Plus SmartRouteCalibrate  Layout Plus的布线工具
6)Library Explorer 数字设计库的管理
7)Online Documentation 在线帮助文档
8)Model Integrity 模型查看与验证工具
9)Package Designer 高密度IC封装设计和分析
10)PCB Editor 即PCB设计工具，包括：Allegro PCB Design220(完整的PCB设计工具：包括Design Entry HDL、PCB Editor、PCB Router)、Allegro PCBPerformance 220、Allegro PCB Design 610
11)PCB Librairan  Allegro库开发，包括焊盘、自定义焊盘Shape、封装符号、机械符号、Format符合Flash符号的开发
12)PCB Router   CCT布线器
13)PCB SI    建立数字PCB系统和集成电路封装设计的集成高速设计和分析环境，能够解决电气性能的相关问题：时序、信号完整性、串扰、电源完整性和EMI。
14)Allegro PhysicalViewer    Allegro浏览器模块
15)Project Manager  Design Entry HDL 的项目管理器
16)Sigxplorer  网络拓扑的提取和仿真
17)Analogy Workbench(PSpice A/D)
18)PCB Editor Utilities  包括Pad Designer、DB Doctor、Batch DRC等工具。 设计过程：
使用Cadence PCB设计工具创建并完成PCB设计的过程：
1)设置Capture工作参数   为Capture定义和设置工作区
2)制作元器件    创建元器件库
3)创建原理图设计   包括：元器件摆放、网络连接和层次图设计等。
4)PCB设计预处理    包括：属性分配、封装指定、规则检查和网络表生成等。
5)配置Allegro工作环境
6)建立焊盘与元件封装符号
7)加载网络表    加载Capture生成的网络表
8)建立板框、限制区域和板的叠层    定义PCB配置的物理参数
9)定义设计规则
10)元件布局，摆放元器件
11)建立VCC和GND平面
12)对关键网络进行交互式布线
13)用SPECCTRA进行自动布线
14)最优化布线    使用Gloss命令优化自动布线的连线
15)完成布线
16)为生产PCB板产生坐标、报表
17)产生生产输出产生Gerber文件等生产加工数据
PCB封装常见类型
DIP
SOIC
PLCC/QFP
PGA/BGA
TH DISCRETE
SM D DISCRETE
SIP
ZIP
设计流程：
1.   前处理
1)原理图设计
2)创建网络产生送往Allegro的网络表，包括pstxnet.txt, pstsprt.txt, pstchip.dat。
3)建立元器件封装库
4)创建机械设计图
2.中处理
1)读取原理图的网络表   导入Allegro软件
2)摆放机械图和元件
3)设置电路板的层面
4)手工布线和自动布线
5)放置测试点
3.后处理
1)文字面处理
2)底片处理
3)报表处理   元件报表(Bill of MaterialReport)、元件坐标报表(Component Location Report)、信号线接点报表(Net List Report)、测试点报表(Testpin Report)等
一些基本问答
mil&inch区别？
1inch = 1000mil = 2.54mm
1mm = 0.03937inch = 39.39mil
问：在Allegro中可以打开的文件有几类，各有什么不同？
答：在Allegro中可以打开的文件有四类。
在Allegro中，执行File—Open命令，得到打开(Open)文件对话框，在文件类型选择栏，可以看到可以打开的四种文件类型，它们分别是设计 (Layout)文件，文件后缀为.brd；模块定义(Module Definition)文件，文件后缀为.mdd；设计(Layout)文件，文件后缀为.mcm ；符号绘制(Symbol drawing) 文件，文件后缀为.dra。
文件后缀为.brd的文件是 Allegro 的印制电路板设计文件。它可以包含元件的布局、布线、机械加工尺寸、各类定位孔、各类禁止区域信息、装配信息等，并由它最终产生印制电路板加工所需要的各种光绘文件、钻孔文件以及各类工艺文件。
文件后缀为.mdd的文件是Allegro的模块文件，它用于建立一个可重复使用的模块，以前文件的后缀为. Module，可以通过执行modpaste命令将文件的后缀为.module改变为.mdd。
文件后缀为.mcm 的文件是Cadence 的高级封装设计系统 Advanced Package Designer(APD)或Advanced Package Engineer(APE)保存的设计文件。
文件后缀为.dra的文件是各种格式符号文件，包括封装符号(Package symbol)、机械符号(Mechanical symbol)、格式符号(Format symbol)、形状符号(Shape symbol)和嚗光符号(Flash symbol)。
PCB设计工具：
1、原理图端：CadenceCapture        Concept_HDL     Protel      PowerLogical     DxDesigner
2、PCB Layout：CadenceAllogro    Mentor Graphics      PowerPCB     Expedition      BoardStation
3、PCB仿真：Cadence SpecctraQuest    Mentor Graphics      Hypelynx
Cadence基本的元件库：
Discrete.olb
MicroController.olb
Conector.olb
Gate.olb
Epude708.olb   // add

1. 原理图设计用capture
2. PCB用allegro
3. 自动布线用SPECCTRA
Cadence SPB:   pcb设计系统的软件：
原理图输入：capture cis & concept HDL
PCB设计： PCB editor
PCB库管理和设计：Part Developer
Lib explorer
PCB Librarian
信号分析：PCB SI(Specctraquest)
Signoise
PCB布线器：PCB router（specctra）
模型编辑验证： Model integrity
Cadence allegro软件分析：
Q：在ALLEGRO 里打开的BRD 里可导出组件，但是导出的组件如何加到库里？
A：File-->Export-->Libraries...再将*.txt 拷到你的device 库中，*.pad 拷到pad 库中，其它的拷到你的psm 库中。
使用库路径设置：
启动Allegro PCB Design 610
--Setup ---User Preferences
----Config_path----devpath  
----Design_path----padpath
----psmpath

从

BRD

文件中

EXPORT LIBRARIES

时

,

把

DEVICE FILES

存入一个

DEVICES

文件夹，其他全部存入一个

SYMBOLS

文件夹（可建在【你的项目路径

\ALLEGRO

】下）；在

ALLEGRO

中设置用户环境变量

PSMPATH

，加入你的

SYMBOLS

文件夹路径，即可使用从

BRD

文件中导出的封装。

1.都是些什么库？
mechanical symbols:机械外形符号
package symbols:封装符号
format symbols:格式符号
shape and flash symbols:flash图形符号
device files:元器件文件
padstacks:焊盘库
Shape ang flash symbols热风焊盘。
2. 覆铜时要用到的：正片、负片，问什么是负片？正片？
其实就是阳板阴板吧 一般顶层底层布线曾用阳板positive 电源层地层用阴板negative
3. 一个PCB设计实例（Cadence PSD 15.0）
1．  设计PCB外形框图符号
首先绘制外形框，然后添加定位孔，接着设置一些特殊的禁止布线区域，最后标注所有的尺寸。
2．  生成主设计文件
3．  网表文件的引入
4．  设置电路板叠层结构与颜色
5．  设置设计规则
Setup/Constraints：
设置标准设置规则
Line to line:
Line to pad:
Pad to pad:
Line to width:
设置间距设计规则
Pin to pin:
Line to pin:
Line to line:
Via to pin:
Via to line:
Via to via:
Shape to via:
Shape to line:
Shape to shape:
设置物理设计规则
区域设计规则
6．  元器件的布局
7．布线与铺铜
定义布线格点
设置过孔焊盘
手工布线和自动布线
电源和地平面的铺铜
8．  后处理
Gloss优化操作
丝印调整
原理图和PCB之间的一致性检查
Report检查项的检查
9．  CAM输出
生成数控文件 .dlt
生成光绘文件 .art
生成坐标文件
4.
波峰焊是指将熔化的软钎焊料（铅锡合金），经电动泵或电磁泵喷流成设计要求的焊料波峰,亦可通过向焊料池注入氮气来形成，使预先装有元器件的印制板通过焊料波峰，实现元器件焊端或引脚与印制板焊盘之间机械与电气连接的软钎焊。根据机器所使用不同几何形状的波峰，波峰焊系统可分许多种。
波峰焊流程：将元件插入相应的元件孔中 →预涂助焊剂 → 预烘（温度90-1000C，长度1-1.2m） → 波峰焊（220-2400C） → 切除多余插件脚 → 检查。
回流焊工艺是通过重新熔化预先分配到印制板焊盘上的膏状软钎焊料，实现表面组装元器件焊端或引脚与印制板焊盘之间机械与电气连接的软钎焊。
波峰焊随着人们对环境保护意识的增强有了新的焊接工艺。以前的是采用锡铅合金，但是铅是重金属对人体有很大的伤害。于是现在有了无铅工艺的产生。它采用了*锡银铜合金*和特殊的助焊剂且焊接接温度的要求更高更高的预热温度还要说一点在PCB板过焊接区后要设立一个冷却区工作站.这一方面是为了防止热冲击另一方面如果有ICT的话会对检测有影响.
波峰焊基本可以里解为,它对稍大相对小元件焊锡,他跟回流焊不同之处就在这,而回流焊它对板子与元件加温,其实就是把原来刷上去的焊膏给液化了,以达到把元件与板子相接的目地. 1.波峰焊工作方式:板子进入机器口-感应器感应到后-喷FLUX(助焊剂)-预热区开始预热-喷锡处开始喷锡-降温. 2.回流焊工作方式:几个温区加热-锡液化-降温.  
5
cadence and allegro comm：(video)
Outputs:
pstchip.dat
pstxnet.dat
pstxprt.dat
capture:
create netlists:
create *.brd
放置元件(先不设置图纸大小)
6.
PAD是焊盘
DRA后缀的就是一个零件
TXT只是一个描述文件，不起作用，可以不要
有.dra  .pad .psm  .fsm .log  .txt
mechanical symbols
package symbols
format  symbols
shape and flash symbols
device files
焊盘是封装的一部分；
焊盘.pad
封装.dra ,.psm
.dra allegro的footprint文件
封装有dra 和psm两个文件
焊盘就一个pad文件，焊盘是属于封装的一部分
dra调用psm，allegro真正调用的文件。     pad就是焊盘
padstacks 焊盘封装
封装就零件封装和原理图封装
Mechanical Symbol 主要是板的形状和安装孔位置之类的
7
Q：Regular pad 、Anti-pad 和Thermal pad 的区别
A：真实焊盘大小、带隔离大小焊盘、花焊盘
8.  .brd文件是Allegro印制电路板设计文件，包括元件的布局、布线、机械加工尺寸、各类定位孔、各类禁止布线区域信息、装配信息。


一、安装：
SPB15.2 CD1～3，安装1、2，第3为库，不安装
License安装：
设置环境变量lm_license_file   D:Cadencelicense.dat
修改license中SERVER yyh ANY 5280为SERVER zeng ANY 5280
二、用Design Entry CIS(Capture)设计原理图
进入Design Entry CIS Studio
设置操作环境OptionsPreferencses:
颜色：colors/Print
格子：Grid Display
杂项：Miscellaneous
.........常取默认值
配置设计图纸：
设定模板：OptionsDesign Template:（应用于新图）
设定当前图纸OptionsSchematic Page Properities
创建新设计
创建元件及元件库
File  New   Library(...Labrary1.OLB)
Design  New Part...(New Part Properties)
Parts per 1/2/..(封装下元件的个数)
Pakage Type:（只有一个元件时，不起作用）
Homogeneous:复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑）
Heterogeneous:复合封装元件（多个元件图组成时）中使用不一样的元件图(较适用于大元件)
一个封装下多个元件图，以View ext part(previous part)切换视图
Part Numbering:
Alphabetic/numeric
Place(PIN...Rectangle)  
建立项目FileNewProject
Schematic ew page (可以多张图：
单层次电路图间，以相同名称的“电路端口连接器”off-page connector连接
层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接
绘制原理图
放置元器件：Place
元件：Part（来自Libraries,先要添加库）
电源和地（power gnd）
连接线路
wire
bus：与wire之间必须以支线连接，并以网标(net alias)对应（wire0，D1....D7;bus[0..7]）
数据总线和数据总线的引出线必须定义net alias
修改元件序号和元件值
创建分级模块（多张电路图）
平坦式（单层次）电路：各电路之间信号连接，以相同名称的off-page connector连接
层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接
标题栏处理：
一般已有标题栏，添加：PlaceTitle Block（）
PCB层预处理
元件的属性
编辑元件属性
在导入PCB之前，必须正确填写元件的封装（PCB Footprint）
参数整体赋值（框住多个元件，然后Edit Properties）
分类属性编辑
Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三类，在PCB中分类放置)
放置定义房间（Room）
Edit PropertiesNew ColumnRoom
添加文本和图像
添加文本、位图（Place...）
原理图绘制的后续处理（切换到项目管理器窗口，选中*.DSN文件，然后进行后处理————DRC检查、生成网表及元器件清单）
设计规则检查（Tools Design Rules Check...）
Design Rules Check
scope(范围):entire（全部）/selection（所选）
Mode(模式)：
occurences(事件：在同一绘图页内同一实体出现多次的实体电路）
instance(实体：绘图页内的元件符号)
如一复杂层次电路，某子方块电路重复使用3次，就形成3次事件；子方块电路内本身的元件则是实体。
Action（动作）：check design rules/delete DRC
Report（报告）：
Create DRC markers for warn(在错误之处放置警告标记)
Check hierarchical port connection(层次式端口连接)
Check off-page connector connection(平坦式端口连接)
Report identical part referenves(检查重复的元件序号)
Report invalid package (检查无效的封装)
Report hierarchical ports and off-page connector(列出port和off-page 连接)
Check unconnected net
Check SDT compatible
Report all net names
View output
ERC Matrix
元件自动编号（ToolsAnnotate）
scope：Update entire design/selection
Action；
Incremental/unconfitional reference update
reset part reference to "?"
Add/delete Intersheet Reference（在分页图纸的端口的序号加上/删除图纸的编号）
Combined property
Reset reference numbers to begin at 1 each page
Do not change the page number
自动更新器件或网络的属性（ToolsUpdate Properties...）
scope：Update entire design/selection
Action：
use case inseneitive compares
convert the update property to uppercase
ynconditionally update the property
Do not change updated properties visibility
三、Allegro的属性设定
Allegro界面介绍：
Option(选项)：显示正在使用的命令。
Find（选取）
Design Object Find Filter选项：
Groups(将1个或多个元件设定为同一组群)
Comps（带有元件序号的Allegro元件）
Symbols（所有电路板中的Allegro元件）
Functions（一组元件中的一个元件）
Nets（一条导线）
Pins(元件的管脚)
Vias（过孔或贯穿孔）
Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）
Lines（具有电气特性的线段：如元件外框）
Shapes（任意多边形）
Voids（任意多边形的挖空部分）
Cline Segs(在clines中一条没有拐弯的导线)
Other Segs(在line中一条没有拐弯的导线)
Figures（图形符号）
DRC errors（违反设计规则的位置及相关信息）
Text（文字）
Ratsnets（飞线）
Rat Ts（T型飞线）
Find By Name选项
类型选择：Net网络；Symbol符号；Devtype设备类型；Property属性；Group分组
类别选择:Name（在左下角填入）元件名称；List列表；Objecttype
Visiblity(层面显示)
View栏
Conductors栏：针对所有走线层做开和关
Planes栏：针对所有电源/地层做开和关
Etch栏：走线
Pin栏：元件管脚
Via栏：过孔
Drc栏：错误标示
All栏：所有层面和标示
定制Allegro环境
文件类型：
.brd(普通的电路板文件)
.dra(Symbols或Pad的可编辑保存文件)
.pad（Padstack文件，在做symbol时可以直接调用）
.psm（Library文件，保存一般元件）
.osm(Library文件，保存由图框及图文件说明组成的元件)
.bsm(Library文件，保存由板外框及螺丝孔组成的元件)   
.fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief)
.ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack)
.mdd(Library文件，保存module definition)
.tap(输出的包含NC drill数据的文件)
.scr（Script和macro文件）
.art(输出底片文件)
.log（输出的一些临时信息文件）
.color(view层面切换文件)
.jrl(记录操作Allegro的事件的文件)
设定Drawing Size（setupDrawing size....）
设定Drawing Options(setupDrawing option....)
statusn-line DRC(随时执行DRC)
Default symbol height  
Display：
Enhanced Display Mode:
Display drill holes:显示钻孔的实际大小
Filled pads：将via 和pin由中空改为填满
Cline endcaps：导线拐弯处的平滑
Thermal pads：显示Negative Layer的pin/via的散热十字孔
设定Text Size（setupText Size....）
设定格子（setup grids...）
Grids on:显示格子
Non-Etch:非走线层
All Etch:走线层
Top：顶层
Bottom：底层
设定Subclasses选项（setupsubclasses...）
添加删除 Layer
New Subclass
设定B/Bvia(setupViasDefine B/Bvia...)
设定工具栏
同其他工具，
元件的基本操作
元件的移动：（EditMoveOptions...)
Ripup etch：移动时显示飞线
Stretch etch：移动时不显示飞线
元件的旋转：（EditSpinFindSymbol）
元件的删除：（EditDelete）
信号线的基本操作：
更改信号线的宽度（EditChangeFindClines）optionlinewidth
删除信号线（EditDelete）
改变信号线的拐角（EditVertex）
删除信号线的拐角（EditDelete Vertex）
显示详细信息：
编辑窗口控制菜：
常用元件属性（Hard_Location/Fixed）
常用信号线的属性
一般属性：
NO_RAT；去掉飞线
长度属性：propagation_delay
等长属性：relative_propagation+delay
差分对属性：differential pair
设定元件属性(EditProperities)
元件加入Fixed属性：（EditProperitiesfindcomps..）
设置(删除)信号线：Min_Line_widthEditProperitiesfindets)
设定差分对属性：setupElectrical constraint spread sheetNet outingdifferential pair
   四、高速PCB设计知识（略）
五、建立元件库：
通孔焊盘的设计：
1、定义：类型Through，中间层（fixed），钻孔Drill/slot（圆形，内壁镀锡plated，尺寸）
2、层的定义：BEGIN Layer（Top）层：REGULAR-PAD ＜ THERMAL-PAD ＝ ANTI-PAD
END LAYER（同BEGIN,常用copy begin layer, then paste it）
TOP SOLDERMASK:只定义REGULAR-PAD ，大于（Begin layer层regular-pad,约为1.1~1.2倍）
BOTTOM SOLDERMASK（同Top soldermask,常用Top soldermask, then paste it）
例1//---------------------------------------------------------------------------------------
Padstack Name: PAD62SQ32D
*Type:  Through
*Internal pads: Fixed
*Units:  MILS
Decimal places: 4
Layer Name  Geometry  Width Height  Offset (X/Y) Flash NameShape Name
-------------------------------------------------------------------------------------------------
*BEGIN LAYER
*REGULAR-PAD   Square   62.0000 62.0000  0.0000/0.0000
*THERMAL-PAD   Circle   90.0000 90.0000  0.0000/0.0000
*ANTI-PAD      Circle   90.000090.0000   0.0000/0.0000
*END LAYER（同BEGIN,常用copy paste）
DEFAULT INTERNAL（Not Defined ）
*TOP SOLDERMASK
*REGULAR-PAD  Square   *75.0000 75.0000  0.0000/0.0000
*BOTTOM SOLDER MASK
*REGULAR-PAD  Square   *75.0000 75.0000  0.0000/0.0000
TOP PASTEMASK（Not Defined ）
BOTTOM PASTEMASK（Not Defined ）
TOP FILMMASK（Not Defined ）
BOTTOM FILMMASK（Not Defined ）  
NCDRILL
32.0000  Circle-Drill  Plated  Tolerance:+0.0000/-0.0000  Offset: 0.0000/0.0000
DRILL SYMBOL
Square  10.0000 10.0000
－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－
表贴焊盘的设计：
1、定义，类型single，中间层（option），钻孔（圆形，内壁镀锡plated，尺寸一定为0）
2、层的定义：BEGIN Layer（Top）层：只定义REGULAR-PAD
TOP SOLDERMASK:只定义REGULAR-PAD ，大于（Begin layer层regular-pad,约为1.1~1.2倍）
例2   －－－－－－－－－－－－－－－－－－－－－－－－－－－－－
Padstack Name: SMD86REC330
*Type:  Single
*Internal pads: Optional
*Units:  MILS
Decimal places: 0
Layer Name  Geometry  Width Height  Offset (X/Y) Flash NameShape Name
-------------------------------------------------------------------------------------------------
*BEGIN LAYER
*REGULAR-PAD   Rectangle  86 330   0/0
THERMAL-PAD   Not Defined  
ANTI-PAD      Not Defined
END LAYER（Not Defined ）
DEFAULT INTERNAL（Not Defined ）
*TOP SOLDERMASK
*REGULAR-PAD   Rectangle  100 360   0/0
BOTTOM SOLDERMASK（Not Defined ）
TOP PASTEMASK（Not Defined ）
BOTTOM PASTEMASK（Not Defined ）
TOP FILMMASK（Not Defined ）
BOTTOM FILMMASK（Not Defined ）
NCDRILL（Not Defined ）
DRILL SYMBOL
Not Defined  0 0
－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－
手工建立元件（主要包含四项：PIN; Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes：SilkScreen/Display）
注意：元件应放置在坐标中心位置，即(0,0)
1、File ew..packagesymbol
2、设定绘图区域：SetupDrawingsize...Drawing parameter...
3、添加pin：选择padstack  ，放置，右排时改变text offset（缺省为-100,改为100）置右边
4、添加元件外形：（Geometery）
*丝印层Silkscreen：AddLine(OptionActive:packagegeometery;subclass:silkscreen_top)
*装配外框Assembly：AddLine(OptionActive:packagegeometery;subclass:Assembly_top)  
5、添加元件范围和高度：（Areas）
*元件范围Boundary:SetupAreaspackageboundary....Add Line(OptionActive Classackagegeometry;subclassackage_bound_top)
*元件高度Height:SetupAreaspackageHeight....Add Line(OptionActive Classackage geometry;subclassackage_bound_top)
6、添加封装标志：（RefDes）LayoutLabelsResDs...）
*底片用封装序号（ResDes For Artwork）in1附近（...RefDes:Silkscreen_Top)  
*摆放用封装序号（ResDes For Placement）:封装中心附近（...RefDesisplay_Top)  
*封装中心点（Body center）:指定封装中心位置(AddTextPackageGeometery:Boby_centre)
7、建立Symbol文件：FileCreateSymbol
利用向导建立
五、建立电路板
1、建立MechanicalSymbol(FileNew...mechanical symbol)
绘制外框（outline）：OptionsBoard geometryutline
添加定位孔：Optionspadstack
倾斜拐角:（dimensionchamfer）
尺寸标注：ManfactureDimension/DraftParameters...
设定走线区域：shapepolygon...option oute keepin:all
设置摆放元件区域：Editz-copy shape...optionspackage keepin:all;size:50.00;offset:xx
设置不可摆放元件区域：setupareaspackage keepout....optionspackagekeepout:top
设定不可走线区域：setupareas oute keepout....options oute keepout:top
保存（Filesave:xx.dra）
六、建立电路板（FileNew...oard）
1、建立文件
放置外框Mechanical symbols和PCB标志文件Fomat symbols：PlaceManually...placement listMechanical symbols。
放置定位孔元件：PlaceManually...placement listMechanical symbols。（同前一种效果）
放置光学定位元件
设置工作grid
设定摆放区间（AddRectangle:   optionsBoard Geometry；Top Room
设定预设DRC值：SetupConstraints...
设定预设贯穿孔（via）
增加走线内层：setupsubclass...
DRC as photo Film Typeositive正片形式，对应Layer type为Conductor；negative:负片对应Layer type为Plane
2、保存电路板文件
3、读入Netlist：FileImportLogic...  
七、设置约束规则
1、Allegro中设置约束规则（SetupConstraints..）Spacing Rules和 Physical Rules
2、设置默认规范...setconstraintssetstandard value
3、设置和赋值高级间距规范 ：
设定间距规范值:set value
设定间距的Type属性:EditProperties ets....D6/8，同组间距为6；与其他信号线间距为8mil
添加规范值set valueadd...  
4、设置和赋值高级物理规范 ：（基本同上）
设定物理规范值:
5、建立设计规范的检查(setup constraits...)
八、布局
1、手动摆放元件：Placemanually......
查看元件属性：DisplayElemant;;FindComps;单击要查看属性的元件
2、自动摆放元件：PlaceQuickPlace......
3、随机摆放：EditMove...
4、自动布局：Place auto Place
网格：Top Grid..
设置元件进行自动布局的属性:EditProperties Find ..more..
5、设定Room：
设定Room:add ectangle;optionsoard geometry op room
给Room定义名字;Add ext;optionsoard geometry op room
定义该Room所限制的特性和定义某些元件必须放置在该Room中：
定义Room所限制的特性：EditProperties;选中Room；Edit properties;Room_type=hard(指定room的元件必须放Room中)
定义放入Room中的元件：Editproperties;Finf...more...Room=...
6、摆放调整（Move、Mirror、Spin）
7、交换（swap）（配合原理图使用，比较少用）
8、未摆放元件报表（ToolReport...）
9、已摆放元件报表（ToolReport...）
九、原理图与Allegro交互参考
1、原理图交互参考的设置方法
Capture中元件属性PCB FootPrint输入Allegro可识别的元件封装；
2、Capture与Allegro的交互
Capture:ToolsCreate netlist....
Allegro:placeManually；
Capture:OptionPreferences...MiscellaueousEnable Intertool communication
Capture和Allegro的交互操作：
Allegro：DisplayHighLight;对应Capture中元件高亮
Capture：选中元件右键Allegro select;对应Allegro选中其封装；
Capture修改原理图：**.dsnCreate Netlist...Create or Update Allegro BoardInput Board;OutputBoard
10、建立电源与接地层
添加层：SetupSubclass...EtchLayout Cross section(...)
Top/Bottom；CopperConductorTop/BottonPositive
FR-4ielectric
VCC/GND:CopperPlaneVCC/GNDNegative
铺设VCC层面：Add Line; OptionsetchVcc; shape compose shape vcc plane;单击外框，系统自动添加VCC平面
也可以使用Shape add rectangle；注意指定net；以替换 dummy net
铺设GND层面：
电源层分割的问题：使用Shape Void rectangle隔开plane 然后在这里添加另一电源层平面，注意指定net；以替换 dummy net
为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享：
1、 焊盘空心、实心的显示
经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：
在菜单中选Setup?Drawing Options….，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。
2、 Highlight
这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。按照如下的方法可以加以设定：
在菜单中选Setup?User Preferences…，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。这一点实际做一下对比就可以体会到。
3、 显示平面层花盘
这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。
4、 DRC 显示为填充以及改变大小
显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。
改变大小：在图一的对话框中点开drc 则出现对话框：
我们就可以更改drc 的大小，或者开、关drc。
5、 改变光标的形状（大十字、小十字等）
用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：
在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。
6、 将整版显示为0mil 的线宽
在图二中选中右侧nolinewith 可以实现。
7、 动态的显示布线长度
在图二的对话框中选中左侧的Etch，右侧选中Allegro_etch_length_on，这样在布线的时候就可以实时的显示已布线的长度，当然并不是所有时候都方便，有时候可能后觉得碍眼，看情况了。


ORCAD使用问答

1、什么时FANOUT布线？
FANOUT布线：延伸焊盘式布线。
为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。

2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？ 而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT）
阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。

3、只是想把板框不带任何一层,单独输出gerber文件.该咋整?
发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件

4、层次原理图，选中，右键，Descend Hierarchy， 出现错误：Unable to descend part.？
建议重新设置层级、重新设置属性后就可以了

5、层次原理图是什么概念呢？
阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用

6、有关ORCAD产生DEVICE的问题
用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。
怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？
原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET建封装库吧

7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN的长短，以及GRID的间距？
pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape.   name、number 字体大小是固定的，无法修改。

8、请问如何在orcad中填加新的元器件
方法一: 在原理图中加好元器件后,ECO到LAYOUT图.
方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件.

9、ERROR: [DRC00031]   Package hassame name but different source library
这是因为是什么原因?
可能是有两个元件使用相同的元件序号。（我怎么看是：相同的封装来自不同的源连接库？？）

10、为什么会出现删除管脚连带元气件一起被删除呢?
可能是你选中了元件，注意观察元件周围有没有出现虚线框

11 、capture中copy元件处理的问题
我的图是从其他*.DSN图上copy过来的，别人的图只有*.DSN 和 *.opj文件，copy过来以后的图发现上面的part的属性里source library和source package都不能改。
我看了capture的资料，里面说
Caution： An attached schematic folder orother file external to the project or library is not stored with the project orlibrary. If you copy or MOVe the project or library to a new location, you mustalso move or copy the attached object to keep them together. In addition, youmay need to edit the path to the attached schematic folder or file if you movethe project to a new location with a different directory structure.
大意是说copy的时候还有其他的附件也该一起copy，然后修改路径。我想请问，像我现在这种情况，该怎么办呢，从新输入元件一个一个的修改，还是有其他的好办法。
ps，copy的原文件无法获得更多的资料了。
没必要改的 ，原理图到PCB LAYOUT传递的网表信息只是PART REFERENCE 和PCB FOOTPRINT而已，你只要改FOOTPRINT NAME就行了，至于SOURCE LIB和SOURCE PACKAGE能不能改，无所谓（注：只有你的元件的PCB FOOTPRINT项是空的，才会用到SOURCE PACKAGE）

12、有什么快捷的办法让所有元件的封装以及值输出来
原理图是orcad/capture，加powerpcb
利用BOM表输出在COMBINED PROPERTY STRING项中加上{PCB FOOTPRINT}

13、请问高手，我在画电路图时，因为这个电路图是别人给我的，我要进行修改，可是元件库里有些元件是没有的，我要如何操作才能更快的得到想要的元件呢
我不想复制；是因为这个元件建立的不对。如果说这个电路图中有的元件少PIN，怎么样才能加上去呢
选择元件，然后点击右键选edit part修改就可以了

14、请问大虾们，orcad如何导入powerpcb?   
tools/create netlist/other/padspcb.dll,输出文件名后缀改为.asc即可。

15、capture DRC时出现：Off-Grid Objects
在session log中出现Off-Grid Objects，我看了help文件，但还是不明白什么叫Off-Grid Objects。
Reporting Off-Grid Objects
R78 - 08-POWER/LED/JTAG/CLOCK/OM (177.80, 222.50)
C128 - 08-POWER/LED/JTAG/CLOCK/OM (93.98, 49.53)
C129 - 08-POWER/LED/JTAG/CLOCK/OM (106.68, 49.53)
R81 - 08-POWER/LED/JTAG/CLOCK/OM (35.31, 271.78)
F1 - 08-POWER/LED/JTAG/CLOCK/OM (59.18, 38.10)
R75 - 08-POWER/LED/JTAG/CLOCK/OM (152.40, 208.53)
C121 - 07-LCD (137.16, 133.48)
把snap to grid关掉后，元件就不是按照网格来放置的。所以统计是会出现这样的提示
请问有办法把not off-grid 的器件修正吗？
解决方法是在erc的时候把这个选项关了

16、CAM输出的文件,为什么电源和地的那层好象看不到什么内容,是不是所有的PCB的CAM输出都是这样的？
看的到的，应该是十字化焊盘

17、有没有人知道怎么将PADS文件转换成ORCAD文件呀？有的话，请赐教！~！谢谢
将PADS文件输出为ASC格式，在ORCAD中应该就可以导入了。

18、在用CAPTURE时先画了个元件放到图上去了，后来发先画的有点问题，就回到那个元件库修改了一下，在回到原理图上，怎么也不能将新改的元件放上去它还是用的原先的那个了，我想应该可一更新的吧！那位帮忙看一下呢？
在画的原理图上点中该元件,然后右键弹出菜单,有个edit part功能,进去后你就修改它好了,修改完后就update current就行了.一定改得过来的.

19、我用Orcad画完原理图，想用Powpcb画PCB
现在问题是Orcad中元件的封装的库如何加入，让Powpcb知道是采用什么封装的呢
这些PCB封装是在Orcad里画还是在Powpcb里画呢？特别是自己命名的一个新封装
封装在POWERPCB里画。在ORCAD的CAPTURE里设定每个元件的FOOTPRINT与POWERPCB里的封装名相同即可
详细介绍见《用Orcad做原理图，用PADS layout》

20、我准备用ORCAD作原理图，然后作成allegro的网络表，可是我添加元件库的时候却发现可以添加*.olb和*.lib的库，请问两种库分别用在什么场合？
在allegro中何处可以看到元件封装库？
*olb是图形符号库文件即是原理图库，*.lib是仿真模型描述库文件利用Spice语言对Capture中的图形符号进行功能定义与描述。*.llb是PCB封装库文件。
用olb 那个.lib是DOS版本的Capture的元件库文件

21、请问怎么可以把orcad原理图上的元件存到指定的元件库里
选中元件点EDIT PARTS，在编辑窗口选另存为。

22、求教protel的图怎么能转换成orcad能打开的
要先把PROTEL导出为ASCII文件，再用capture的file------import design才行，我用过，可以的

23、一个管脚比较多的器件在绘制原理图时如果只将它们放在一个图中会太大了，我想用两个或三个part来画，该如何设置呢，如何将它们在生成PCB时映射到同一个封装上去
三个部分的footprint都指定一个封装就行了；这个问题，请阅读Capture CIS的帮助－》Learn Capture Lesson Menu－》marking Parts

24、本人的一个part分成6部分U1A~U1F,在对各部分作编辑时,右击-->edit part,出现都是U1A的部分,而我要编辑其他部分该咂办?请问这个问题如何解决?
解决了,ctrl+N

25、Capture绘制完原理图后，用什么方法可以快速地填写器件封装信息？
方法一：
单页方式:点击电路图纸,Ctrl+A全选,菜单Edit-Properties,下面点选Parts,就可以对所有Part定义封装了;
方法二:
点击项目管理窗口,菜单Edit-Broser-Parts,在列出的Part中选择需要设定的Part,(注意可以用Shift和Ctrl进行复选),点击菜单Edit-Properties,在出现窗体中就可以快速填写封装信息了.

26、如何删掉cache里的part?
只能删除多余的part，点击项目管理窗口中的Design Cache，然后点选菜单Design－Clearup Cache就可以了。
如果你修改了库元件，就存在cache和lib不一致的情况，update一下就好了

27、我的电路图有12张，在第3张和第10张都有+12V的电源，我检查DRC的时候为什么会有警告呢？请问不同页的同一电源怎么样才能连在一起？？
place power symbol把名字改一样就可以了。

28、我现有几张原理图但它们少一张总图关联，不知如何从子图生成层次式电路图，让它们网络相关连！
如果要新建总图的话，还不如直接在原先的dsn文件里新建一张原理的方框图，使其变为make root，就可以了。
29、我现在手头上有ORCAD的原理图，现在想从该原理图中得到元件库(lib)。请问各位大侠在ORCAD中是否有该功能？谢谢！
解答：
file－new一个library，然后把Design catch里面的零件复制到library中就可以了。

30、我用Orcad画好了一份手机原理图，网表也给了PowerPcb并制成了PCB板，调试通过并已量产。意思就是说在原理图的电气特性都是正确了！现在遇到出BOM的问题，正常的BOM（Item Quantity ReferencePart Description PCB Footprint Vendor)没问题，现在需要加上几个属性（如Manufacturer，Order Number，Part No.），如果在每个元器件上EDIT，加上以上几个属性自然没问题，但是一个一个的加，几百个Part，听说有个方法导入什么文件，可以让所有的Part都加上以上几个属性，然后我在填上具体的值，一出Bom就搞定了。
解决方法一: 使用CIS
解决方法二:不用把设定带入原理图的话就在EXCEL中Key就可以了。
解决方法三:使用Update propetry,有些复杂

31、我想将已有的原理图中的元件加到自己的库中,我选择某个元件后右键选择edit part，然后将其保存到我自己的库中，但是保存后发现库中和原来原理图中的管脚正好颠倒了，原来在左边的管脚跑到右边去了，而右边的管脚则到左边了，各个管脚的编号都没错，不知道是什么原因，是哪儿没设对吗？
解答：你可以按V，将其上下颠倒一下！

32、我做好了一部分图纸,发现图幅小了,要将图幅变大,在Options>Design Template改了图幅的设置,可在SCH中图纸大小没变?
你是在没有打开schematic的界面下设的吧？！你先打开一张图，选options -->schematicpage propeties,在这里改应该可以！

33、将原理图中的一页，分散放到其他页后，在导出.asc的网表时，出现了很多如下的warning。
不得其解。
WARNING: Name contains illegal characters +5V, changedto PLUS 5V
WARNING: Name contains illegal characters  D+5V, changed to D PLUS 5V
WARNING: Name contains illegal characters VersionDocument, changed to Version_Document
ERROR [NET0011] Netlist failed or may be unusable.
1,+5v连接有误,要么你的+5V没加电源标示,或是没有OFF PAGE,看情况而定.
2,错误同上.
3,版本号没改.
4,网表不能产生.

34、在ORCAD中，要用到一个管脚很多的器件，不想用大图，想将其分割为几个部分，试了许多次都不行，谁能指点一下？
一定要新建元件后,Parts per Pkg选择要分割元件数,Package Type选Heterogeneous即可

35、我一直是用CONCEPT-HDL和ALLEGRO，SPECCTRAQUEST，现在有一块板子想做原理仿真和PCB仿真，所以初步计划用CAPTURE CIS设计原理图，仿真后导入ALLEGRO，在做PCB仿真。不知CAPTURE 和ALLEGRO的接口是不是方便使用，需要注意哪些问题？
还有CAPTUE中我的许多器件没有，我不知怎么建库？那位大侠有好的帮助文章给一些，或者哪里有下载的电子文档？还请告知。本人不胜感激
Capture与Allegro接口没有任何问题，因为它们现在本身是一家。要注意的是器件的管脚名除电源外不能同名，哪怕是NC管脚也必须定义为NC1、NC2、.。教程网上很多，搜索一下应该能找到。

36、我做了一个小板子，上面有四个公插件，四周有四个螺丝孔。现在要做一个大板子，把小板子放在上面，母插座正好对着公插座，螺丝孔要对齐，我想把小板子做为一个元件封装调入到大板子上，这样对齐比较容易。问怎么把这个小板子做成封装？请高手指点
解答一：你想做成封装,应该不行吧,我个人认为应该是把你的小板子的零件做成list文件,在allegro中右边中Find by name选它的function为symbol or(pin),在下面的小框框中keyin你的list文件,且在Find by name 对齐的function 应要选择List,应该就OK. 还有就是你的大板子里也一定要转Netin才行哦
解答二：我师傅做几个板子相叠加时，都是把上面的小板子的外框和接插件做成库元件（板框做成元件封装，接插件做成焊盘），然后调入到大板子上面，如果放上去正好和螺丝孔相对，就删掉，因为大小板子相连时是用排线相联的。这样在安装时会非常精确的。

37、大家做sch时，capture cis用处大么？另外BGA的封装怎样用字母序列标注管脚号码？
CIS：Component Imformation System，至于好处一次说不完，主要是对一个企业的零件库管理功能，一个简单例子：就是你可以在place part的时候就可以看到该零件的所有信息（包含零件料号，值，元件描述，价格，公司库存，封装外形，元件datasheet……），对于工程师来说好处就是产生BOM一次搞定，而不要再去填什么零件料号，元件描述什么信息了，主要是减少了出错的机会。
字母标管脚不是直接输入字母给pin就可以了吗？

38、ORCAD的PART的VALUE有什么作用呢，我一同事说不同类型的器件的VALUE不能相同，因为如果相同生成DEVICE，会有问题，举个例子——————我有一33欧姆的电阻，一33欧姆的4脚排阻，则在原理图中，VALUE值不能都写成33，而可以写成R33，33才可以。这是什么原因呢，哪位大侠能不能解释一下呢，谢谢
如果不同类型器件value值一样，在列器件清单时会把不同类的元件放在一起，象你上面所说的情况，就会认为是2个33欧电阻，而不加以区分。

39、在Capture中可以通过Properties某些属性的设置为将来的Aleegro PCB布板进行准备。请问：这样的属性有哪些？尤其是与网络有关的，比如差分对，它的名称，线宽，线距是否可以在这些属性中的某一项事先设定，然后带到Allegro中。
解答：在edip property时，filter by选：Cadence-allegro就可以看到有哪些可以转了；至于差分对，线距什么的只能定义名字，具体需要在allegro指定值，像min_line_width可以直接定义多少。

40、在一张capture 中画了电路图,并将图中所有元器件做了一个.olb库文件.在单独打开这个库,对元件进行编辑时一些正常.但是如果在Capture中使用元件管理器时,选中一个元件,在右键菜单点击察看时,在元件管理器窗口确看不到这个元件的图形(参数倒是有),并提示:"Coud not read part information form WAG/CAP",表示无法读出CAP电容信息.
错在什么地方?请问如何设置CIS?
Part Manager是CIS的功能，你没有设置好CIS所以提示错误！2-〉看帮助文件，很详细

41、请教各位大侠一个问题：ORCAD CAPTURE里画完图用DRC检查，出现两个GND的错误，一个我用VSS跟GND相连就解决了，还有一个怎么就都不行。还是报错：too fewer connector toGND!请问怎么解决？
因为你接的gnd或vcc是接的一个接点,接点太少.比如:一个电容一脚是vcc,另一脚是gnd的话,也会出现你目前的状况,不知你是否是这样?

42、在orcad中一个project的dsn里面的两张page的相同信号怎么接到一起啊？
放置一个分页符不就可以了么，OFF PAGE。OFF PAGE名称一致才可以
但是，现在我的两张page中连不到一起去的net不是单根线的net
而是bus连不到一起去
好像page off连不到bus上吧
不知兄有何高见？
注意两页的Off Pages画成总线形式,如DATA[1..31]

43、错误代码如下： Spawning "D:CadencePSD_15.1 oolscapturepstswp.exe"-pst -d "dardworkvermont.dsn" -n "D:BOARDWORKAllgero"-c "D:CadencePSD_15.1 oolscaptureallegro.cfg" -v 5 -j &quotCBFootprint" Scanning netlist files Loading D:BOARDWORKAllgero/pstchip.datLoading D:BOARDWORKAllgero/pstchip.dat Loading D:BOARDWORKAllgero/pstxprt.datLoading D:BOARDWORKAllgero/pstxnet.dat
Error: Line 914 in fileD:BOARDWORKAllgero/pstxnet.dat: Reference designators inconsistent in xprt andxnet files Detected in function: pstFindInstByOldPathName Error: Line 914 infile D:BOARDWORKAllgero/pstxnet.dat: Error loading the net list file Detectedin function: ddbLoadPstXFiles #1
Error [ALG0036] Unable to read logical netlist data.
Exiting "D:CadencePSD_15.1oolscapturepstswp.exe" -pst -d "dardworkvermont.dsn" -n"D:BOARDWORKAllgero" -c "D:CadencePSD_15.1oolscaptureallegro.cfg" -v 5 -j &quotCB Footprint"
*** Done ***
pstxnet.dat的第912－913行是：
NODE_NAME R372 2''''''''''''''''@VERMONT.TOP(SCH_1)ROTOCARD0@VERMONT.AD(SCH_1):I164594160@DSPANDFPGA.RESISTOR.NORMAL(CHIPS)'''''''''''''''':''''''''''''''''2'''''''''''''''':;
allegro可以导入列表，但是rats连地线都没有连接啊
请问怎么解决这个问题？
这个问题的解决方法是一个一个删除报错的器件，再拷贝一个相同的器件过来。不过每次Netlist只报一个错，有点郁闷
用Orcad做原理图，用PADS layout1
Orcad Capture 为业界公认的原理图软件之一，其接口丰富，可以生成大多数PCB 软件的网络表，有较好的口碑，为大多数公司所接受，出图也比较精美。通常我们使用Orcad 来做原理图，用PADS 来layout，这是大多数人的选择。

yoyole103

    

robinfit

好详细，赞

ltanggui

佩服