AMEYA360分享：芯片制程到3nm后如何突破良率难题

　　半导体芯片其实是众多晶体管（Transistor）的集合，而晶体管其实就是一个小的开关。一个晶体管就代表了一个0或者1，也就是所谓的一个位元。在20nm以上的制程中，使用的晶体管被称为金属氧化物半导体场效应管（MOSFET：Metal Oxide Semiconductor FET）；20nm~3nm，采用的是鳍式场效应晶体管（Fin FET：Fin Field Effected Transistor）；3nm以下，采用的则是全环绕栅极场效应晶体管（GAAFET：Gate All Around Field Effect Transistor）。

　　图示显示了根据晶体管的结构变化而提高的性能和功耗为何会如此演进呢？主要是因为晶体管的工作原理，在晶体管内部，科学家定义了一个栅极长度（Gate Length）的概念，这是电子流通的方向，而其短边就是所谓的制程。

　　原理是在金属栅极上加一个电压来控制电子的导通和关闭。电子能够导通过去就代表1，如果关断则代表0。这个开关就是靠栅极施加电压来造成电场来控制的，可电场的主要影响在接触面上，如果栅极的长度越做越小，粉色的接触面积就会越来越小，当小到一个程度，要关住电子的时候，就会关不住。锁不住的电子就会偷偷溜过去。因此，先进制程中漏电流就会变大。

　　开关形式的NMOS晶体管结构比较：为栅极(Gate)施加一定的电压导通晶体管后，电流会从高电压的漏极流向低电压的源极

　　解决这个问题的办法就是增大栅极与电子通道的接触面积，接触面积越大，控制效果越好。所以到20nm以下就改用鳍式场效应晶体管，加电压的时候就变成粉色这部分面积就增加了，所以效果会比较好。电场的作用比较强，可以锁住电子不会漏电。到了3nm以下，实在太小了，接触面积又不够了，怎么办呢？只好上下左右，统统把它包起来，用栅极把电子通道包起来，成为了GAAFET，这样的控制效果会比较好。就目前来说，每一家晶圆代工厂大概都是用这样的方式去制作。　　

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