海力士报告：3D DRAM垂直位线架构的设计、集成与工艺优化

本报告来自SK海力士研发团队，讨论了从2D DRAM向3D DRAM的平台转变，详细描述了垂直位线（Vertical BL）架构的设计与集成过程，以及如何通过优化工艺参数解决动态模式下的浮体效应（FBE）问题。

3D DRAM可通过垂直BL（位线）架构突破2D DRAM在10nm以下的电容与性能瓶颈，报告介绍了垂直BL架构的优势、布局与设计概念、工艺集成步骤，以及电性能优化、通过GIDL（栅致漏极漏电流）抑制浮体效应（FBE）等技术。

海力士已成功验证5层堆叠芯片，良率56.1%，SS低至63mV/dec。但WL连接复杂度随堆叠层数增加，需架构创新支持更高密度。